1.测试环境 zynq7通过以太网接收bin文件,通过selectmap加载fpga,位宽可选择为8位或者32位 2.部分 这是产生clk时钟用的 这里是数据输出 产生时序 3.参考设计 详细应用信息参考xapp583 具体代码已上传可自行下载 参考代码为32位,稍加修改可改为8位宽 4.8位宽 将阴影部分打开,同时函数的data32更换为byte【i】即可 5.测试结果 结果可正常连续加载