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RSS订阅原创 JESD204协议理解
目录1.参数理解2.数据传输3.链路建立3.1代码组同步3.2特殊字符3.3初始化多帧序列4.时钟要求1.参数理解jesd204b主要参数及含义如下参数含义M每个器件的转换数（理解为每个AD或者DA的转换通道数）N转换分辨率（即AD采样位数)N’所需半字节总的位数，即所需nibble数乘以4，也可称为协议的字长（word size）S每一帧所传输的采样数L数据传输的通道（lane）数量F每一帧的字节数（octets）K多帧情况下的帧
2022-03-21 13:48:13
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原创 vivado使用git版本管理
1.测试环境使用vivado2018.22. 目录工程目录如下：mcs：保存bit使用script：保存脚本包括工程脚本和bd脚本src：源文件包括ip、自定义ip和源代码work：工程工作目录src目录如下：contrs：保存约束文件hdl：保存代码ip：保存调用ipuser_ip：保存自定义ip3.导出脚本分别使用tcl命令导出工程脚本和bd脚本导出bd脚本如下：write_bd_tcl 目录（这里使用script目录）write_project_tcl 目
2021-07-08 17:44:47
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原创 xilinx fpga 部分动态重配置（Partial Reconfiguration）设计实现
1.测试环境采用xilinx fpga xc7vx690t，实现动态跑马灯，验证部分动态重配置（Partial Reconfiguration）功能pm1：间隔1s闪动pm2：间隔4s闪动顶层文件：toppm_led：实现动态重配置，实现1s和4s闪动led2：固定2s闪动，验证重配置，即在下载重配置bit时，改灯会一直闪烁2.实现步骤...
2020-06-09 18:10:33
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原创 10G以太网实现udp、arp、icmp设计及测试
1.设计流程实现udp、arp、icmp（ping）等协议，支持udp动态数据包大小、自动添加udp校验和和长度、动态更新端口号10g采用zynq7 fpga实现2.10G ip配置选择base-r，其他默认在逻辑设计中，把发送大包的控制信号使能3.速度测试测试方法采用udp测试，依次更改包大小1500、2048、3072、4096、6144、8192包大小 速度1500 3
2020-05-28 17:12:33
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原创 zynq7通过selectmap加载fpga
1.测试环境zynq7通过以太网接收bin文件，通过selectmap加载fpga，位宽可选择为8位或者32位2.部分这是产生clk时钟用的这里是数据输出产生时序3.参考设计详细应用信息参考xapp583具体代码已上传可自行下载参考代码为32位，稍加修改可改为8位宽4.8位宽将阴影部分打开，同时函数的data32更换为byte【i】即可5.测试结果结果可正常连续加载...
2020-05-28 11:10:01
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原创 vivado ila配合vio的高级使用方法
1.ila配置首先选择ila高级模式2.配置vio这个比较简单，按照正常使用即可3.测试使用本设计是通过vio触发ila采集，首先通过VIO输出wr_ctr,控制rd_ctr,rd_ctr触发ila，高触发，这里需要写ila状态机，在ila触发设置里写如下状态机，等待rd_ctr高触发采集，注意信号名字有分层概念，否则会报错提示找不到信号state state0:if(u_a...
2020-04-27 11:18:08
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原创 ADC12D1600使用及FPGA采集
1.测试环境采用V7采集ADC12D1600，通过内部ila观察信号2.ADC12D1600配置使用通过V7通过Non-ECM配置1600可工作与几种模式，DEMUX和DES，每种模式对应的时钟频率和数据格式不一样例如同时工作与DEMUX和DES时，时钟频率为400M说明：DES模式双通道同时采样，采样频率可达3.2G，每个通道采样1600M,双沿输出，输出频率800MDEMUX模...
2020-04-27 10:45:40
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原创 XDMA使用及AXI_SDMA配合测试
1.测试环境FPGA采用V7系列，同样可以更换为K7系列，上位机采用X86架构芯片，测试环境为ubuntu16.042.XDMA使用XDMA IP比较简单，可按照文档设置，如果没有时钟和复位问题，基本都没有问题用户中断比较特殊，需要逻辑侧手动清除，可采用寄存器和gpio等方式，实现清除用户中断pcie具有调整线序功能，但是在测试中，调整线序的功能没有，线序错误会导致上位机无法发现设备...
2020-04-26 16:38:33
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原创 AXI Stream 转AXI4 DMA IP设计
1.设计目的axi stream接口无法直接通过axi4写内存，在项目使用中，经常遇到stream接口，例如srio、图像等，经过pcie传输，器件厂家虽然提供IP，但是使用不方便。2.设计流程2.1stream写stream接口：tvalid：输入有效信号，高有效tready：输出流控信号，高有效tlast：输入数据尾信号，高有效tkeep：输入数据字节使能信号，高有效tus...
2020-03-23 10:37:53
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原创 zynq使用lwip远程更新flash
1.目的zynq通过使用以太网实现远程更新flash，同时实现不断电重启，方便用户升级2.硬件环境vivado2018.2使用zynq7开发板zedboard，只需要搭建最小系统包括以太网、uart、flash控制器、ddr3.软件环境搭建硬件环境后，生成bit，导出到sdk该测试环境基于echo模板改动4.软件说明新增qspi_remote_update.h新增qspips....
2019-12-16 14:16:33
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原创 ZYNQ实现无DDR启动实现
1.硬件环境搭建使用版本vivado2018.2在配置中，不使能DDR生成bit，导入到sdk2.SDK操作流程在平台环境中，修改ps7_init.c文件，将ddr相关文件注释掉生成bsp后，修改xparameters.h,添加ddr参数配置然后，生成fsbl在fsbl的main.c中，增加XPAR_PS7_DDR_0的条件编译，而这个宏没有定义，相当于注释掉然后修改fs...
2019-12-03 16:57:23
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原创 zynq使用software reset（软复位）实现重加载
1.实现原理在图中，软复位实现ram清除并从新调用Bootrom实现从flash重新加载2.实现代码#include <stdio.h>#include “platform.h”#include “xil_printf.h”#include “xil_io.h”#define PSS_RST_CTRL_REG 0xF8000200 //PSS_RST_CTRL寄存器...
2019-11-21 17:13:29
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原创 zynq使用petalinux测试spi flash
1.硬件环境搭建本测试环境为xilinx z7系列的xc7z045，在pl端外接axi_quad_spi ip外接m25p10flash芯片ip连接及配置如下2.生成bit并导出到sdk3.在petalinux中修改设备树注意设备树目录是在用户可修改的文件夹里的4.启动后输入cat /proc/mtd后可看到有几个mtd，第一个就是我们需要的，名字为spi-flash5....
2019-10-15 15:33:17
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原创 ZYNQ7045 系统升级实现方法（multiboot）
1.实现原理框图系统分为6个部分组成：fsbl：原始fsblgoogen_image:由3块组成分别为fsbl、bit、u-bootupdate_image:由3块组成分别为fsbl、bit、u-bootkernel_google:原始kernelkernel_update:更新kernelupdate_flag:更新标识2.实现原理flash存储格式及地址分配如上图所示位于...
2019-07-30 12:08:28
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原创 petalinux挂载88e1512、88e1111及base-t、base-x转换
1.框图版本：vivado2018.2这时一个以太网交换模块设计框图，采用zynq实现，其中ps外接88e1512，pl外挂4路phy 88e1111实现，一个88e1111实现base-t、base-x的相互转换，具体可参考前一个博客2.petalinux修改设备数由于88e1111delay默认没有开启，需要在设备数里面开启其中一个88e1111实现base-t、base-x的相互...
2019-06-05 19:05:02
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原创 88e1111的1000base-x to copper（GBIC）配置及使用
1.硬件平台该硬件平台是采用88e1111，实现1000base-x to copper（GBIC），测试平台为一台电脑通过bast-T连接到华为交换机s5700-24tp-si，交换机出的base-x接口连接到88e1111的光口，88e1111的电口连接电脑。2.88e1111的配置通过MDIO配置如下：寄存器 页数 值0x27 ...
2019-05-01 11:33:54
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原创 SHA1算法在DS28E01上验证（二）结束篇
1.sha1原理sha1算法原理这里不做详细推导，具体细节请参考相关文档，这里是简单提示需要加密的数据需要512bit对齐，里面包含原始数据，对齐数据和长度信息2.modelsim仿真这里输入sha_i = {32’h8,448’h0,32’h63800000}；32‘h63是字符C的hex值，8是补齐开始的第一位为1，后面为0；32‘h8是长度信息，原始数据是一个字节输入以上数据，...
2019-04-01 17:04:52
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原创 one-wire协议和sha1算法在DS28E01上验证（一）
1.DS28E01简介DS28E01通过1条单总线与MCU通信，单总线不多说了，要求时间非常严格，精确到us级别。DS28E01有四个存储区：数据存储器（EEPROM）（共分4页，每页32个字节）密钥存储器（secret）（8字节）含有特定功能和用户字节的寄存器页（register page）易失性暂存器（scratchpad）（8字节）MCU通过单总线只能读写暂存器，而不能直接读写其它存储区。...
2019-03-22 15:09:19
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Partial Reconfiguration.rar
2020-06-09
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