FPGA排序模块与verilog实现【含源码!!!】

最新推荐文章于 2023-02-17 22:57:03 发布
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分类专栏： FPGA模块 文章标签： fpga 排序算法 verilog github
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FPGA排序模块与verilog实现

基于FPGA的排序

关于排序，通常大家熟悉的都是基于CPU时序结构的排序算法，比如冒泡排序、快速排序等等。但在FPGA上有时也需要进行排序，比如想得到FFT输出的若干点中最大的几十个点，或者我们只关心输出中那些较大的值的情况。如果我们只需要最大的一个值，这比较好办，用一个比较器树就行了。但是如果我们需要取出例如前128个最大值或者最小值，那么通常需要采用排序模块。

在FPGA上实现一个固定输入个数的排序，通常使用排序网络(Sorting Network)，一个不错的排序网络就是双调排序网络(Bitonic Sorting Network)，这可以在wiki上查到。这个排序网络很好理解，下面简单介绍一下。

看一下下面这个同样是来自wiki的图

Bitonic Sorting Network
它很清楚地介绍了双调排序网络的结构。这是一个16输入的排序网络。所谓双调，就是指这个网络的两组输入都要是单调的，也就是排好序的。例如最后面的一个框里的16输入网络，

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JOHN9636
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