FPGA排序模块与verilog实现【含源码!!!】

最新推荐文章于 2023-04-02 23:01:02 发布

JOHN9636

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分类专栏： FPGA模块文章标签： fpga 排序算法 verilog github

本文链接：https://blog.csdn.net/weixin_41957420/article/details/107927163

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本文介绍如何在FPGA上利用Verilog实现双调排序网络，适用于需要快速找出最大或最小值的场景。详细阐述了网络结构、Verilog代码实现，并提供github源码。通过递归和非递归两种方式实现不同输入数量的排序，模块性能与资源消耗分析表明其在FPGA上具有较好的性能。

摘要由CSDN通过智能技术生成

基于FPGA的排序

关于排序，通常大家熟悉的都是基于CPU时序结构的排序算法，比如冒泡排序、快速排序等等。但在FPGA上有时也需要进行排序，比如想得到FFT输出的若干点中最大的几十个点，或者我们只关心输出中那些较大的值的情况。如果我们只需要最大的一个值，这比较好办，用一个比较器树就行了。但是如果我们需要取出例如前128个最大值或者最小值，那么通常需要采用排序模块。

在FPGA上实现一个固定输入个数的排序，通常使用排序网络(Sorting Network)，一个不错的排序网络就是双调排序网络(Bitonic Sorting Network)，这可以在wiki上查到。这个排序网络很好理解，下面简单介绍一下。

看一下下面这个同样是来自wiki的图

Bitonic Sorting Network
它很清楚地介绍了双调排序网络的结构。这是一个16输入的排序网络。所谓双调，就是指这个网络的两组输入都要是单调的，也就是排好序的。例如最后面的一个框里的16输入网络，它可以对两个分别是单调递增的8个排好序的数据和单调递减的8个排好序的数据进行排序；同样地，在第三级的蓝框和绿框里（篮框表示最终输出是单调递增的，绿框表示最终输出是单调递减的），每部分的