PCIE电路设计

PCIE接口  

        PCIE分有X1,X2,X4,X8,X16，对应PC、服务器设计来说，使用这些座子，支持插入的PCIE设备，连接到CPU,或者南桥，实现其功能。

        典型设计上，还有MINI-PCIE座子，但是走的信号都是一样的，只是座子规格不一致。

下图是PCIEX4的电路设计：

时钟

PCIE有一对100M的差分时钟提供给PCIE设备。一般由CPU提供，或者单独的时钟发生器产生，与data信号可以是独立的，即data从CPU出来，clk可以使用另外的时钟发生器提供。

DATA

X4意味着有四对差分对，X16有16对差分对，其他同理。

以CPU举例，将其引出X4的PCIE，一般是需要连续的，比如取0-3，或者4-7，以此类推，需要看CPU PCIE控制器规格书，看其控制器的分布，对Inter来说，为PDG,EDS。

下图实例（此实例较特殊，其首个PCIE序号是1而不是0，懂意思即可）

 系统管理总线时钟

        SMCLK,SMDAT，直连即可，其总线形式意味着可以像IIC一样，共联多个PCIE设备。

热拔插信号

        PRSNT1,PRSNT2。电路设计来说，会将PRSNT1直接接地，在PCIE设备端，PRSNT1和PRSNT2是直连的，因为我们PC端只要检测到PRSNT2为低电平（接上拉电阻），认定为插入了PCIE设备，此信号用在CLKREQ上，对于CPU的PCIE时钟发生来说，当CLKREQ为低电平，其对应的时钟启动输出，否则不输出。这是热拔插的信号意义，也可以不使用REQ功能，直接在任何情况下都拉低。

复位信号

        PWRGD，就是power good。只有PWRGD正常，PCIE才会工作，因此可以当作复位来使用。

唤醒信号

        wake，低电平有效。

电源

        需要提供12V和3.3V输出。

测试信号

        JTAG，调试使用，不接也可以。

M.2接口

         这个接口走的是PCIE或者SATA信号.

        PEDET是用来区分插入的设备是PCIE设备还是SATA设备，需要使用固定的IO，高电平为PCIE设备，低电平为SATA设备。如果插入设备固定，可以直接硬上下拉。

        对比来说还多了一个LED，需要注意的是，M.2设备只对这个LED信号进行拉高拉低操作，我们电路上需要设计VCC,通常是3.3V，限流电阻，通常是330R，LED也是在我们板子上设计的。

pcie各版本（百度百科）

PCIe 1.0a2003年，PCI-SIG推出了PCIe 1.0a，每通道数据速率为250 MB / s，传输速率为每秒2.5 gigatransfer（GT / s）。 传输速率表示为每秒传输量，而不是每秒位数，因为传输量包括不提供额外吞吐量的开销位; PCIe 1.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。

PCIe 1.12005年，PCI-SIG推出了PCIe 1.1。 此更新的规范包括澄清和几项改进，但与PCI Express 1.0a完全兼容。 数据速率没有变化。PCIe 2.0PCI-SIG于2007年1月15日宣布推出PCI Express Base 2.0规范。

PCIe 2.0标准将PCIe 1.0至5 GT / s的传输速率提高了一倍，每通道吞吐量从250 MB / s上升到500 MB / s。因此，32通道PCIe连接器（×32）可支持高达16 GB / s的总吞吐量。PCIe 2.0主板插槽与PCIe v1.x卡完全向后兼容。 PCIe 2.0卡也通常使用PCI Express 1.1的可用带宽向下兼容PCIe 1.x主板。总体来说，为v2.0设计的显卡或主板将与另一个v1.1或v1.0a配合使用。PCI-SIG还表示，PCIe 2.0具有对点对点数据传输协议及其软件架构的改进。英特尔首款支持PCIe 2.0的芯片组是X38，截至2007年10月21日，各种厂商（Abit，Asus，Gigabyte）开始出货。AMD开始使用其AMD 700芯片组系列支持PCIe 2.0，nVidia从MCP72开始。Intel的所有芯片组，包括Intel P35芯片组，都支持PCIe 1.1或1.0a。像1.x一样，PCIe 2.0使用8b / 10b编码方案，因此每通道提供5 GT / s原始数据速率的有效4 Gbit / s最大传输速率。

PCIe 2.1PCI Express 2.1（其规范日期为2009年3月4日）支持计划在PCI Express 3.0中全面实施的大部分管理，支持和故障排除系统。 但是，速度与PCI Express 2.0相同。 不幸的是，插槽功率的增加打破了PCI Express 2.1卡和1.0 / 1.0a的一些较旧的主板之间的向后兼容性，但是大多数具有PCI Express 1.1连接器的主板都由厂商通过实用程序提供BIOS更新，以支持向后兼容性 的PCIe 2.1。

PCIe 3.0PCI Express 3.0基本规范版本3.0在多个延迟之后于2010年11月提供。 2007年8月，PCI-SIG宣布PCI Express 3.0将以每秒8吉比特的速度（GT / s）进行比特率，并且将与现有的PCI Express实现向后兼容。当时还宣布，PCI Express 3.0的最终规范将延迟到2010年第二季度。PCI Express 3.0规范的新功能包括增强信令和数据完整性的一些优化，包括发射机和接收机均衡，PLL改进，时钟数据恢复和当前支持的拓扑的通道增强。PCI-SIG的分析发现，在PCI-SIG互连带宽扩展的可行性方面进行了为期6个月的技术分析，发现每秒8个千兆传输速率可以在主流硅工艺技术中制造，并且可以部署在现有的低成本材料和基础设施上，同时保持对PCI Express协议栈的完全兼容性（可忽略不计的影响）。PCI Express3.0将编码方案从之前的8b / 10b编码升级到128b / 130b，将带宽开销从PCI Express 2.0的20%降低到大约1.54%（= 2/130）。这通过称为“加扰”的技术来实现，该技术将已知的二进制多项式应用于反馈拓扑中的数据流。因为加扰多项式是已知的，所以可以通过使用反多项式的反馈拓扑运行数据来恢复数据。 PCI Express 3.0的8 GT / s比特率有效地提供每通道985 MB / s，实际上相对于PCI Express 2.0的通道带宽翻倍2010年11月18日，PCI特别兴趣小组正式向其成员发布了完成的PCI Express 3.0规范，以便根据新版本的PCI Express构建设备。

PCIe 3.12013年9月，PCI Express 3.1规格已经宣布在2013年底或2014年初发布，在三个方面整合了PCI Express 3.0规范的各种改进：电源管理，性能和功能它于2014年11月发布。PCIe 4.02011年11月29日，PCI-SIG宣布PCI Express 4.0提供16Gb / s比特率，使PCI Express 3.0提供的带宽增加一倍，同时保持软件支持和二手机械接口的向后兼容性。

PCI Express 4.0规格也将带来OCuLink-2，这是Thunderbolt连接器的替代品。 OCuLink版本2将具有高达16 GT / s（总共8GB / s×4通道），而Thunderbolt 3连接器的最大带宽为5GB / s。 另外，还要研究主动和空闲功率优化。 最终规格预计将于2017年发布。在2016年8月，Synopsys在英特尔开发者论坛上展示了运行PCIe 4.0的测试机。 他们的知识产权已经授权给几家计划在2016年底提供其芯片和产品的公司。

PCIe 5.02019年5月28日，PCIe 5.0发布。 

PCIe 6.02022年1月12日，PCI-SIG 组织正式发布了 PCIe 6.0 标准，速度达到了 64 GT / s。 [5]2022年1月27日，Rambus全球首个发布了完全符合PCIe 6.0的控制器，支持全部新特性，主要面向高性能计算、数据中心、人工智能与机器学习、汽车、物联网、国防、航空等高精尖领域。该控制器支持PCIe 6.0 64GT/s传输数据率，x1通道即可带来8GB/s的单向物理带宽(相当于PCIe 4.0 x4)，x16则高达256GB/s，双向就是512GB/s。 [6]PCIe 7.02022年6月22日，发布和维护 PCIe 标准的联盟 PCI-SIG 宣布推出最新一代 PCIe 规范 PCIe 7.0 或 PCIe Gen 7 。最新一代 PCIe 带宽翻了一番，在一条通道 (x1) 上单向实现 128GT / s 或 128Gbps 总吞吐量。综上所述，在 PCIe x16 插槽上，与独立显卡一样，双向总理论吞吐量为 512GB / s。同时，通常与 x4 PCIe 插槽配对的 NVMe SSD 可提供高达 64GB / s 的单向速度。最终规格将于 2025 年发布。 

2023年6月，PCI-SIG敲定了 PCIe Gen7（PCIe 7.0）v0.3 版本的草案，按照设计，其带宽相比 PCIe 6.0 再次翻倍，速度从 64 GT/s 增加到 128 GT/s，同样采用 PAM4 调制信令，编码模式为 1b / 1b，向下兼容之前所有的 PCIe 版本。 [8]PCI-E SD 7.02018年6月，SD协会已经基本完成了全新一代SD 7.0标准规范的制定工作，计划在2018年6月26-28日上海举办的MWC大会上正式公布。 [3]扩展和未来方向一些供应商提供PCIe光纤产品，但这些通常仅在特定情况下才能使用，其中透明PCIe桥接优于使用更主流的标准（如InfiniBand或以太网），可能需要额外的软件支持它当前的实现集中于距离而不是原始带宽，并且通常不实现全×16链路。Thunderbolt由英特尔和苹果公司共同开发，作为将DisplayPort端口组合在一起的通用高速接口，最初旨在成为全光纤接口，但由于创建消费者友好的光纤互连大多数早期实现是混合铜纤维系统。一个显着的例外，Sony VAIO Z VPC-Z2使用带有光学组件的非标准USB端口连接到外置PCIe显示适配器。苹果一直是2011年Thunderbolt采用的主要动力，尽管其他几家供应商已经宣布推出具有Thunderbolt的新产品和系统。移动PCIe规范（缩写为M-PCIe）允许PCI Express架构在MIPI Alliance的M-PHY物理层技术上运行。基于已经广泛采用的M-PHY及其低功耗设计，移动PCIe允许PCI Express在平板电脑和智能手机中使用。OCuLink（代表“光铜链路”）是“电缆版PCI Express”的扩展，作为Thunderbolt接口版本3的竞争对手。将于2015年秋季发布的OCuLink版本1.0支持通过铜缆布线的PCIe 3.0 x4通道（8 GT / s，3.9 GB / s）光纤版可能会在将来出现。