【数字逻辑】Verilog 按键消抖模块三段式状态机（包含按下和松开）

一、原理

用两个寄存器存放按键信号的现值和前值来检测上升沿下降沿的变化。如图，当产生一个下降沿信号时，则说明有按下事件，那么通常过10ms机械抖动就没了，这时进入一个按下的状态，输出一个周期的脉冲信号ispress。释放信号release同理。

 

二、 消抖模块Verilog 三段式状态机

这个逻辑很简单，一段式就能写完，用三段式可能有点浪费资源，但是为了养成一个编码习惯吧，复杂的状态机用三段式就很清晰，易读性增强。

module btn_jitter(
    input clk,
    input rst_p,
    input btn_in,
    output reg isPress,
    output reg isRelease
    );

localparam T_10MS =19'd499_999;
localparam S0=3'b000,S1=3'b001,S2=3'b010,S3=3'b011,S4=3'b100,S5=3'b101,S6=3'b110,S7=3'b111;

reg [2:0] PS;//现态
reg [2:0] NS;//次态
reg cnt_start;
reg cnt_full;
reg [18:0] cnt;
// f2 为当前值 f1 为上一个时刻的值
reg f1,f2;
///
always @(posedge clk or posedge rst_p) 
begin
	if(rst_p)
		{f2,f1}<=2'b00;
	else
		{f2,f1}<={btn_in,f2};	
end

wire isH2L = (~f2&&f1);
wire isL2H = (f2&&~f1);    

always @(posedge clk or posedge rst_p) begin
    if (rst_p) 
        cnt<=19'd0;
    else if(cnt_start)
        cnt<=cnt+1'b1;
    else
        cnt<=19'd0;
end

always @(posedge clk or posedge rst_p) begin
    if (rst_p) 
        cnt_full<=1'b0;
    else if(cnt==T_10MS)
        cnt_full<=1'b1;
    else
        cnt_full<=1'b0;
end


//  第一段：状态转移
always @(posedge clk or posedge rst_p) begin
    if(rst_p)
        PS<=S0;
    else
        PS<=NS;
end
//  第二段：组合逻辑
always @(*) begin
    //NS=S0;
    case (PS)
        S0:begin
            if (isL2H) begin
                NS=S1;
                cnt_start=1'b1;
            end 
            else
                NS=PS;           
        end
        S1:begin
            if(cnt_full)begin
                NS=S2;
                cnt_start=1'b0;
            end
            else
                NS=PS;
        end

        S2: NS=S3;

        S3: NS=S4;
            
        S4:begin
            if (isH2L) begin
                NS=S5;
                cnt_start=1'b1;
            end 
            else
                NS=PS;             
        end
            
        S5:begin
            if(cnt_full)begin
                NS=S6;
                cnt_start=1'b0;
            end
            else
                NS=PS;
        end
        S6: NS=S7;
    
        S7: NS=S0;
    endcase
end
//   第三段：输出时序逻辑
always @(posedge clk or posedge rst_p) begin
    if (rst_p) begin
        isPress<=1'b0;
        isRelease<=1'b0;
    end
    else
    case(PS) //根据现态判断 产生输出信号
        S2:isPress<=1'b1;
        S3:isPress<=1'b0;
        S6:isRelease<=1'b1;
        S7:isRelease<=1'b0;
    endcase
end
endmodule

 

三、 按键点亮4个LED流水灯

因为这个按键消抖不是很好仿真，要做一个按键信号的仿真，仿真出来意义也不是很大，直接看效果吧。

通过按键，按一下LED左移\右移一个。

顶层文件：

module led_btn(
    input clk,
    input btn0,
    input rst,
    output reg[3:0] led
    );


wire isPress,isRelease;
btn_jitter j1(
    .clk(clk),
    .rst_p(rst),
    .btn_in(btn0),
    .isPress(isPress),
    .isRelease(isRelease)
    );

always@(posedge clk or posedge rst )
begin
    if(rst)
    begin
        led<=4'b1000;
    end
    else if(isRelease)
    begin
        led<={led[2:0],led[3]};//循环左移
    end
end
endmodule