verilog相关理论问题（2）

verilog模块描述的层次

1）行为或者算法级：最高抽象层。注重实现的算法，该层次设计类似C编程
2）数据流级：对数据的流程进行描述。数据如何在寄存器间流动及如何处理
3）门级：逻辑门及其连接关系来描述模块
4）开关级：最低抽象层次

RTL描述：能够被综合为行为级和数据流级的额描述

3种最基本的描述方式/建模方式

数据流描述：采用assign连续赋值语句
行为描述：主要使用always语句或initial语句块中的过程赋值语句
结构化描述：实例化已有的功能模块或原语

连续赋值语句特点：
1）连续驱动
2）只有线网类型的变量才能在assign语句中被赋值
3）使用assign对组合1逻辑建模
4）并行性

FSM-Introduction

FSM通常包括三个部分：
1）下一个状态的逻辑电路
2）存储状态机当前状态的时序逻辑电路
3）输出组合逻辑电路
状态机的状态数量有限，成为有限状态机
状态机所有触发器的时钟由同一脉冲沿触发，也称为同步状态机

任务和函数的区别