verilog相关理论问题（1）

1：verilog hdl语言与C语言的语法很相近，有如下区别：
1）verilog和硬件对应，并且有不同的设计层次：系统级、算法级、RTL级、门级、晶体管级
2）verilog hdl的并行执行（电路同时启动）。对比C的函数调用、verilog的模块例化
3）verilog的时序行为（时钟驱动）

三种电路描述方式：电路图、逻辑表达式、HDL

verilog hdl语言要素包括：

1）标识符：字母，数字，下划线。区分大小写，首字母必须是字母或者下划线
2）注释；
3) 格式：区分大小写，是自由格式，结构可以跨越多行编写，也可以在一行内编写
4）系统任务和系统函数：任务型的功能调用称之为系统任务；函数型的调用称之为系统函数。两者都是面向模拟的，不可综合。
5）编译程序指令：以`（反引号）开始的某些标识符是编译器指令
6）值集合：四个基本值。0、1、x、z,其中x值和z值不分大小写
7）数据类型：1）线网类型：表示verilog结构化元件间的物理连线。值由驱动元件的值决定，如果没有驱动元件连接到线网，线网的缺省值为z；2）寄存器类型：表示一个抽象的数据存储单元，只能在always语句和initial语句中被赋值，寄存器类型的变量具有x的缺省值。
8）参数：参数是一个常量，参数经常用于定义时延和变量的宽度

运算符列表

优先级说明