基于FPGA的高性能SHA2-256加密IP

                                                                               SHA2-256 Encryption IP

SHA2-256加密IP完全兼容消息摘要算法SHA2-256的实现。

Core可以接收长达2^64-1 bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长度值的添加，计算结果是产生256-bit的消息摘要。

Core也可以通过配置兼容实现SHA2-224，该计算结果产生224-bit的消息摘要。

Core采用AMBA AXI4-Stream数据接口，非常易于被使用和集成。Core可以脱机、独立运行，释放CPU的数据加密密集任务量。

 

内核特性：

1. 符合NIST.FIPS.180-4标准
2. 消息大小最大可达2^64-1 bits
3. 兼容实现SHA2-224
4. 512-bit高速数据通路，内核只需要64个时钟周期来处理512-bit的数据分块
5. 易于集成的同步，可综合Verilog设计
6. 通过完全验证的SHA2-256 IP

 

对外接口：

1. 标准的AXI4-Stream数据总线

 

性能指标：

1. 加密吞吐率大于1.6Gbps@200MHz内核时钟

 

资源使用（XCKU115为例）：

1. LUTs：2855，FFs：3020，BRAM：0.5

 

可交付资料：

1. 详细的用户手册
2. Design File：Post-synthesis EDIF netlist or RTL Source
3. Timing and layout constraints，Test or Design Example Project
4. 技术支持：邮件，电话，现场，培训服务

 

联系方式：

Email：neteasy163z@163.com

 

SHA2-256 Encryption IP Block Diagram