FPGA IP-CSDN博客

原创 8通道PCIe SGDMA，QDMA，RDMA，CDMA，V4L2驱动，视频采集和显示,介绍使用手册

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous（CDMA）或Scather Gather DMA（SGDMA），提供FIFO/AXI4-Stream用户接口。

2024-09-11 11:27:55 858

原创 Xilinx NVMe AXI4主机控制器，AXI4接口高性能版本介绍

NVMe AXI4 Host Controller IP可以连接高速存储PCIe SSD，无需CPU，自动加速处理所有的NVMe协议命令，具备独立的数据写入和读取AXI4接口，不但适用高性能、顺序访问的应用，也适用于随机访问的应用，同时结合外部存储器（比如DDR），使得Host端的数据访问管理更加灵活。

2024-07-15 23:35:07 560

原创 Xilinx FPGA NVMe A4S Host Controller, 高性能NVMe A4S主机控制器IP

NVMe A4S Host Controller IP可以连接高速存储PCIe SSD，无需CPU和外部存储器，自动加速处理所有的NVMe协议命令，具备独立的数据写入AXI4-Stream/FIFO接口和数据读取AXI4-Stream/FIFO接口，适合于高性能、顺序访问的应用，比如视频记录、信号记录。

2024-05-27 09:51:09 832

原创 Xilinx FPGA高性能NVMe控制器IP，NVMe Host Controller IP

2024-01-03 18:50:12 1479

原创 PCIe 3.0软核控制器，具备AXI接口和DMA功能

PCIe-AXI-Controller兼容PCI Express Base Specification Revision 3.1，实现PCIe PHY Layer，Data Link Layer以及Transaction Layer的所有功能特性，不仅内置DMA控制器，而且具备AXI4用户接口，提供一个高性能，易于使用，可定制化的PCIe-AXI互连解决方案，同时适用于ASIC和FPGA。PCIe-AXI-Controller结构框图。

2023-12-09 16:55:17 814

原创 Xilinx FPGA高性能多通道PCIe-DMA控制器

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。

2023-11-29 10:12:03 1550

原创自研基于Xilinx PCIe的高性能多路视频采集与显示控制器

视频采集与显示子系统可以实时采集多路视频信号，并存储到视频采集队列中，借助高效的硬实时视频帧出入队列管理和PCIe C2H DMA引擎，将采集到的视频帧实时传递到上位机采集缓冲区。在超带宽视频采集情况下，支持采集丢帧操作，后续视频可以正常采集。视频采集与显示子系统使用高效的PCIe H2C DMA引擎读取上位机显示缓冲区的视频帧，存储到视频显示队列中，并且可以借助外部输入的硬件显示定时脉冲实时访问视频显示队列，按照显示定时脉冲输出视频帧。

2023-11-29 10:07:40 1057

原创 Multi-Channel PCe QDMA&RDMA Subsystem

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA&RDMA Subsystem实现了使用DMA地址队列和DMA Ring缓冲的独立多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。

2022-12-24 20:52:44 912

原创基于PCIe的多路视频采集与显示子系统

视频采集与显示子系统可以实时采集多路视频信号，并存储到视频采集队列中，借助高效的硬实时视频帧出入队列管理和PCIe C2H DMA引擎，将采集到的视频帧实时传递到上位机采集缓冲区。视频采集与显示子系统使用高效的PCIe H2C DMA引擎读取上位机显示缓冲区的视频帧，存储到视频显示队列中，并且可以借助外部输入的硬件显示定时脉冲实时访问视频显示队列，按照显示定时脉冲输出视频帧。对于多路视频采集与显示子系统，在上位机可以使用标准的Linux V4L2视频驱动，实现多路视频信号的采集和显示工作。

2022-10-31 21:09:34 865

原创 Multi-Channel PCIe QDMA Subsystem

可交付资料：详细的用户手册Design File：Post-synthesis EDIF netlist or RTL SourceTiming and layout constraints，Test or Design Example Project技术支持：邮件，电话，现场，培训服务联系方式：Email：neteasy163z@163.com1 介绍基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了基

2021-11-03 22:24:08 1157

原创 PCIe-AXI-Controller

PCIe-AXI-ControllerPCIe-AXI-Controller兼容PCI Express Base Specification Revision 3.1，实现PCIe PHY Layer，Data Link Layer以及Transaction Layer的所有功能特性，不仅内置DMA控制器，而且具备AXI4用户接口，提供一个高性能，易于使用，可定制化的PCIe-AX...

2021-09-17 17:32:08 1299

原创基于Camera Link和PCIe DMA的多通道视频采集和显示系统

基于Camera Link和PCIe DMA的多通道视频采集和显示系统在主机端PCIe驱动的控制和调度下，视频采集与显示系统可以同时完成对多个Camera Link接口视频采集以及Camera Link接口视频回放驱动工作，既可采用行缓存机制（无需帧缓存，无需DDR），也可采用帧缓存机制（使用DDR），使用PCIe接口和主机进行数据的传输，设备端内嵌多通道DMA引擎完成多个DA数据的H2C（Host to Card）和AD数据的C2H（Card to Host）传输，支持MSI中断机制，完全释放主机/CP

2021-04-04 10:48:50 1162

原创基于JESD204B和PCIe DMA的多通道数据采集和回放系统

基于JESD204B和PCIe DMA的多通道数据采集和回放系统在主机端PCIe驱动的控制和调度下，数据采集与回放系统可以同时完成对多个JESD204B接口AD数据的采集以及JESD204B接口DA回放驱动工作，既可采用行缓存机制（无需帧缓存，无需DDR），也可采用帧缓存机制（需要DDR），使用PCIe接口和主机进行数据的传输，设备端内嵌多通道DMA引擎完成多个DA数据的H2C（Host to Card）和AD数据的C2H（Card to Host）传输，支持MSI中断机制，完全释放主机/CPU/GPU

2021-03-31 23:09:09 930

原创 SATA3.0主机控制器IP

SATA3.0 Host Controller IPSATA3.0 Host IP不仅实现了SATA协议的PHY（物理层）、Link（链路层）和TRN（传输层），并且实现了CMD（命令层）和APP（应用层），支持1.5、3和6...

2021-01-13 00:54:32 1800

原创基于PCIe DMA的多通道数据采集和回放IP

基于PCIe DMA的多通道数据采集和回放IP在主机端PCIe驱动的控制和调度下，数据采集与回放IP Core可以同时完成对多个通道数据的采集以及回放驱动工作，既可采用行缓存机制（无需帧缓存，无需DDR），也可采用帧缓存机制（需要DDR），使用PCIe接口和主机进行数据的传输，设备端内嵌多通道DMA引擎完成多个通道数据的H2C（Host to Card）和C2H（Card to Host）传输，支持MSI中断机制，完全释放主机/CPU/GPU采集&回放的密集任务量，特别适用于高速AD采集和回放、多

2020-11-25 14:58:39 1764 1

原创基于PCIe DMA的8通道视频采集&显示IP，兼容V4L2

基于PCIe和V4L2的8通道视频采集&显示IP Video Capture&Display IP for V4L2在主机端视频设备内核驱动V4L2 的控制和调度下，Video Capture&Display IP Core可以同时完成对8个视频通道数据的采集以及...

2020-10-22 18:36:35 1088

原创基于FPGA的高性能SHA2-512加密IP

SHA2-512 Encryption IPSHA2-512加密IP完全兼容消息摘要算法SHA2-512的实现。Core可以接收长达2^128-1 bits的消息长度，按照1024-bit大小对消息进行分块处理，并对不足1024-...

2018-12-19 22:11:25 555 1

原创基于LZO的高性能无损数据压缩IP

LZOAccel-D LZO Data Decompression CoreLZOAcce...

2018-12-07 23:00:20 1363

原创基于LZO的高性能无损数据解压缩IP

LZOAccel-C LZO Data Compression Core...

2018-12-07 22:53:49 2202

原创基于FPGA的可编程AES加解密IP

Programmable AES Encryption IP可编程AES加密IP可以集成到FPGA中，实现了AES(Advanced Encryption Standard) Rijndael加解密算法，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)。AES IP处理128-bit分组数据，并且密钥长度可编程：128，192和256-bit。内核特性：使用A...

2018-11-15 09:35:54 1807

原创基于FPGA的SATA 3.0 Host 控制器

SATA Host Core可以集成到FPGA中，兼容SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）工业级接口标准，为SATA设备提供一种高效且易于使用的接口。内核特性：兼容SATA 3.0规范支持SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）操作 Phy Layer包含FPGA T...

2018-10-26 21:12:47 6942 4

原创 LZO无损数据解压缩IP，高性能版本

LZOAccel-D是一个无损数据解压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。Core接收压缩的输入数据块，产生解压缩后的数据块。Core分析数据块的头和尾，检查输入数据块的错误，并且输出解压缩后的数据载荷，所以用户不需要处理压缩的数据块。基于详尽的错误跟踪和报告特性，即使压缩数据块中出现错误，Core也可以平滑系统操作并且实现错误恢复。基于快速处理的特性，平均每个时钟周期Core可以输出2个字节的解压缩数据，提供4.8Gbps的解压缩速率。用户可以例化多个Core来进一步提升系统的吞吐率。

2024-02-27 13:55:47 360

原创 LZO无损数据压缩IP，高性能版本

2024-02-27 13:53:57 419

原创 PCIe-DMA多通道/高性能/超低延时/超低抖动视频采集显示V4L2驱动

视频采集与显示子系统使用高效的PCIe H2C DMA引擎读取上位机显示缓冲区的视频帧，存储到视频显示队列中，并且可以借助外部输入的硬件显示定时脉冲实时访问视频显示队列，按照显示定时脉冲输出视频帧。视频采集与显示子系统可以实时采集多路视频信号，并存储到视频采集队列中，借助高效的硬实时视频帧出入队列管理和PCIe C2H DMA引擎，将采集到的视频帧实时传递到上位机采集缓冲区。对于多路视频采集与显示子系统，在上位机可以使用标准的Linux V4L2视频驱动，实现多路视频信号的采集和显示工作。

2023-04-20 14:08:47 690 1

原创基于多通道PCIe-DMA的JESD204B AD/DA、CameraLink/SDI采集显示、SRIO/光纤采集回放

2022-09-01 23:14:04 347

原创多通道PCIe DMA引擎IP

多通道PCIe DMA引擎IP在主机端PCIe驱动的控制和调度下，数据采集与回放IP Core可以同时完成对多个通道数据的采集以及回放驱动工作，既可采用行缓存机制（无需帧缓存，无需DDR），也可采用帧缓存机制（需要DDR），使用PCIe接口和主机进行数据的传输，设备端内嵌多通道DMA引擎完成多个通道数据的H2C（Host to Card）和C2H（Card to Host）传输，支持MSI中断机制，完全释放主机/CPU/GPU采集&回放的密集任务量，特别适用于高速AD/DA采集和回放、多通道视频采

2021-10-02 22:17:45 1333

原创基于KU115的FPGA加速卡

KU115 FPGA加速卡产品手册1. 概述 KU115加速卡是一款基于PCI Express总线架构的高性能FPGA加速卡。该FPGA加速板卡基于Xilinx的高性能Kintex UltraScale FPGA设计，挂载2组DDR4 SDRAM缓存单元，每组最大支持4GB容量，72...

2019-01-28 11:36:55 6428 2

原创基于FPGA的高性能MD5加密IP

MD5 Encryption IPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1 bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长...

2018-12-19 21:52:17 1544 3

原创基于FPGA的高性能SHA2-256加密IP

SHA2-256 Encryption IPSHA2-256加密IP完全兼容消息摘要算法SHA2-256的实现。Core可以接收长达2^64-1 bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消...

2018-12-12 22:32:30 1811

原创基于FPGA的高性能SHA1加密IP

SHA1 Encryption IPSHA1加密IP完全兼容消息摘要算法SHA1的实现。Core可以接收长达2^64-1 bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长...

2018-12-12 22:12:44 946

8通道PCIe-SGDMA，PCIe-QDMA，PCIe-RDMA，PCIe-CDMA，控制器，IP介绍手册

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous（CDMA）或Scather Gather DMA（SGDMA），提供FIFO/AXI4-Stream用户接口。基于PCI Express Integrated Block，Multi-Channel PCIe RDMA Subsystem实现了使用DMA Ring缓冲的独立多通道、高性能/超低延时/超低抖动Continous Ring DMA，提供FIFO/AXI4-Stream用户接口。 C2H & H2C DMA性能： 1. PCIe 3.0 x16，C2H DMA和H2C DMA速度大于14GB/s 2. PCIe 3.0 x8，C2H DMA和H2C DMA速度大于7GB/s 3. PCIe 2.0 x8，C2H DMA和H2C DMA速度大于3.6GB/s 4. PCIe 2.0 x4，C2H DMA和H2C DMA速度大于1.7GB/s

2024-08-27

NVMe主机控制器，AXI4-Stream接口，使用手册，Xilinx FPGA，PCIe 3.0，PCIe 4.0

 支持Ultrascale+，Ultrascale，7 Series FPGA  支持PCIe Gen4，PCIe Gen3，PCIe Gen2 SSD  无需CPU和外部存储器  自动实现对PCIe SSD的PCIe设备枚举、NVMe控制器识别和NVMe队列设置  提供1个Admin命令接口，实现对PCIe SSD的复位/断电/SMART/Error Information/Device Self-test管理功能  提供1个IO命令接口，实现对PCIe SSD的IO（Page）读写、Cache Flush和逻辑数据块擦除功能；提供1个IO-AXI4-MM接口读写IO（page）数据  提供1个DMA命令接口，实现对PCIe SSD的DMA读写功能性能 PCIe配置参数：Max Payload Size=256-byte，Max Read Request Size=512-byte 1. PCIe Gen3 SSD（三星990 Pro 4TB），Seq=128KB，1个DMA通道： a) DMA写入速度3380MB/s b) DMA读取速度3550MB/s

2024-08-10

NVMe主机控制器，AXI4接口，使用手册，Xilinx FPGA，PCIe 3.0，PCIe 4.0

支持Ultrascale+，Ultrascale，7 Series FPGA 支持PCIe Gen4，PCIe Gen3，PCIe Gen2 SSD 无需CPU 自动实现对PCIe SSD的PCIe设备枚举、NVMe控制器识别和NVMe队列设置支持对PCIe SSD的NVM Subsystem Reset、Controller Reset和Shutdown 支持NVMe Admin Command Set：Identify、SMART、Error Information、Device Self-test、Create/Delete IO Submission/Completion Queue、Set Features – Volatile Write Cache/Arbitration 支持NVMe NVM Command Set：Write、Read、Flush、Dataset Management 1. PCIe Gen3 SSD（三星990 Pro 4TB），Seq=512KB，1个DMA通道： a) DMA写入速度3380MB/s b) DMA读取速度3550MB/s

2024-08-04

NVMe AXI4 Host Controller IP，Xilinx FPGA，NVMe主机控制器，AXI4接口，高性能

NVMe AXI4 Host Controller IP可以连接高速存储PCIe SSD，无需CPU，自动加速处理所有的NVMe协议命令，具备独立的数据写入和读取AXI4接口，不但适用高性能、顺序访问的应用，也适用于随机访问的应用，同时结合外部存储器（比如DDR），使得Host端的数据访问管理更加灵活。无需CPU，NVMe AXI4 Host Controller IP自动执行对PCIe SSD的PCIe设备枚举和配置、NVMe控制器识别和初始化、NVMe队列设置和初始化，实现必须以及可选的NVMe Admin Command Set和NVM Command Set，实现对PCIe SSD的复位/断电/SMART/Error Information/Device Self-test管理、IO（Page）读写、DMA读写和数据擦除功能，提供用户一个简单高效的接口实现高性能存储解决方案。 NVMe AXI4 Host Controller IP读写的顺序传输长度是RTL运行时动态可配置的，最小是4K-Byte，最大是512K-Byte。

2024-07-29

Xilinx FPGA NVMe A4S Host Controller, 高性能NVMe A4S主机控制器IP

2024-06-03

Xilinx FPGA SATA3.0主机控制器IP，SATA3.0 Host Controller IP

SATA3.0 Host IP不仅实现了SATA协议的PHY（物理层）、Link（链路层）和TRN（传输层），并且实现了CMD（命令层）和APP（应用层），支持1.5、3和6Gbps传输速率，和SATA规范完全兼容。 SATA3.0 Host IP给用户使用SATA存储设备提供一种高效且易于使用的接口。无需用户干预，SATA3.0 Host IP自动完成连接、诊断、识别以及初始化SATA存储设备，输出SATA设备的Identify Data Structure。SATA3.0 Host IP内置SGDMA控制器，用户不但可以通过IO接口访问SATA存储设备，还可以使用DMA接口高效读写SATA存储设备。 SATA3.0 Host IP不局限连接SATA存储设备的个数，即连接SATA存储设备的数量是可编程的。

2024-02-27

无损数据解压缩LZO Decompression IP

LZOAccel-D是一个无损数据解压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收压缩的输入数据块，产生解压缩后的数据块。Core分析数据块的头和尾，检查输入数据块的错误，并且输出解压缩后的数据载荷，所以用户不需要处理压缩的数据块。基于详尽的错误跟踪和报告特性，即使压缩数据块中出现错误，Core也可以平滑系统操作并且实现错误恢复。基于快速处理的特性，平均每个时钟周期Core可以输出2个字节的解压缩数据，提供4.8Gbps的解压缩速率。用户可以例化多个Core来进一步提升系统的吞吐率。 LZOAccel-D采用AMBA AXI4-Stream数据接口，非常易于被使用和集成。LZOAccel-D可以脱机、独立运行，释放CPU的数据解压缩密集任务量。

2024-02-23

无损数据压缩LZO Compression IP

LZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO 2.10标准。 Core接收未压缩的输入数据块，产生压缩后的数据块。Core使用合适的头和尾封装了压缩后的数据载荷，所以用户不需要处理压缩后的数据块。输入的数据块可以被分段，并且不同数据块的分段可以交织输入Core。 Core的架构比较灵活，可以根据终端用户的需求很好地调整压缩率和吞吐率，可以在低成本的FPGA上实现超过16Gbps的吞吐率。 LZOAccel-C可以提供与当前流行的基于LZO 2.10软件应用相当的压缩率，并且可以通过软件模型分析处理速度和压缩率，方便地为特定的系统取得最好的速率和效率之间的权衡。 LZOAccel-C采用AMBA AXI4-Stream数据接口，非常易于被使用和集成。LZOAccel-C可以脱机、独立运行，释放CPU的数据压缩密集任务量。

2024-02-23

Xilinx FPGA 多通道PCIe QDMA&RDMA IP，V4L2

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。基于PCI Express Integrated Block，Multi-Channel PCIe RDMA Subsystem实现了使用DMA Ring缓冲的独立多通道、高性能/超低延时/超低抖动Continous Ring DMA，提供FIFO/AXI4-Stream用户接口。

2024-02-23

Xilinx FPGA NVMe Host Controller IP

NVMe Host Controller IP可以连接高速存储PCIe SSD，无需CPU和外部存储器，自动加速处理所有的NVMe协议命令，具备独立的数据写入AXI4-Stream/FIFO接口和数据读取AXI4-Stream/FIFO接口，非常适合于超高容量和超高性能的应用。此外，NVMe Host Controller IP支持RAID存储，从而可实现更高存储性能和存储容量。无需CPU，NVMe Host Controller IP自动执行对PCIe SSD的PCIe设备枚举和配置、NVMe控制器识别和初始化、NVMe队列设置和初始化，实现必须以及可选的NVMe Admin Command Set和NVM Command Set，实现对PCIe SSD的复位/断电管理、IO（Page）读写、DMA读写和数据擦除功能，提供用户一个简单高效的接口实现高性能存储解决方案。

2024-02-23

Clock Domain Crossing (CDC) Design & Verification Techniques

亚稳态，Setup&Hold，同步器，脉冲同步，单比特同步，多比特同步，异步FIFO，格雷码

2023-06-01

PCIe-DMA多通道/高性能/超低延时/超低抖动视频采集显示，V4L2驱动

基于PCI ExpressIntegrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的独立多通道、高性能Continous或Scather GatherDMA，提供fifo/AXI4-Stream用户接口。 Multi-Channel PCIe RDMA Subsystem实现了使用DMA Ring缓冲的独立多通道、高性能/超低延时/超低抖动Continous Ring DMA，提供FIFO/AXI4-Stream用户接口。视频采集与显示子系统可以实时采集多路视频信号，并存储到视频采集队列中，借助高效的硬实时视频帧出入队列管理和PCIe C2H DMA引擎，将采集到的视频帧实时传递到上位机采集缓冲区。视频采集与显示子系统使用高效的PCIe H2C DMA引擎读取上位机显示缓冲区的视频帧，存储到视频显示队列中，并且可以借助外部输入的硬件显示定时脉冲实时访问视频显示队列，按照显示定时脉冲输出视频帧。对于多路视频采集与显示子系统，在上位机可以使用标准的Linux V4L2视频驱动，实现多路视频信号的采集和显示工作。

2023-04-20

Multi-Channel PCe QDMA&RDMA Subsystem

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA&RDMA Subsystem实现了使用DMA地址队列和DMA Ring缓冲的独立多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。  支持Ultrascale+，Ultrascale，7 Series的PCI Express Integrated Block  支持64，128，256，512-bit数据路径  64-bit源地址，目的地址，和描述符地址  多达8个独立的host-to-card（H2C/Read）数据通道或H2C DMA  多达8个独立的card-to-host（C2H/Write）数据通道或C2H DMA  AXI4-Stream/FIFO用户接口（每个通道都有自己的AXI4-Stream/FIFO接口）  每个DMA引擎支持DMA地址队列，队列深度可达32  每个DMA引擎支持DMA Ring缓冲，Ring缓冲深度和个数可配置  H2C DMA支持视频显示定时时序输入控制

2022-12-28

基于PCIe的多路视频采集与显示子系统

视频采集与显示子系统可以实时采集多路视频信号，并存储到视频采集队列中，借助高效的硬实时视频帧出入队列管理和PCIe C2H DMA引擎，将采集到的视频帧实时传递到上位机采集缓冲区。

2022-10-31

Multi-Channel PCIe QDMA Subsystem User Guide L.pdf

基于PCI Express Integrated Block，Multi-Channel PCIe QDMA Subsystem实现了使用DMA地址队列的多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。

2021-10-30

空空如也

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