PCI Express 5.0

随着对数据中心核心服务器的需求持续增长。为响应这些需求，新平台不断涌现，这些平台可提供更高的计算性能，更多的内存并使用更快的互连。今年年底和2022年初，将出现新的服务器平台，它将性能提升到一个新的水平。这些新平台将过渡到用于主存储器的DDR5 DIMM和用于系统接口的PCI Express 5.0（PCIe 5.0）。

作为最新一代PCIe标准的PCIe 5.0，对于实现数据中心高速计算和处理的持续发展至关重要。至关重要的是，其带宽性能为服务器和交换机的网络接口之间的连接提供了必要的速度。它也是CPU和AI加速器之间的关键接口连接。此外，更多的存储正在从SAS / SATA转向通过PCIe实现的非易失性存储器Express（NVMe）。

PCIe 5.0的前身PCIe 4.0于2011年11月首次发布，最终4.0规范于2017年6月发布。在x16实现中提供16 Gb / s的最高速度，PCIe 4.0可以提供全双工总带宽为每秒64 GB（GB / s）。但是，在数据流量呈指数级增长的世界中，这种性能已经落后于功耗曲线。随着服务器网络接口在不远的将来从100 Gb以太网（GbE）过渡到400 GbE，仅64 GB / s还是不够的。

PCIe 5.0将数据速率提高了一倍，达到32 Gbps，并且由此产生的x16接口全双工带宽达到128 GB / s，足以支持400 GbE链路。在全双工下运行的400 GbE链路需要800 Gbps的带宽。转换为字节，即x16 PCIe 5在其性能范围内可以支持的总带宽为100 GB / s。但是，当然，对带宽的需求是无法满足的，并且今年早些时候宣布的800 GbE将需要另一种速度升级。PCI-SIG致力于为期2年的新一代节奏，以提高标准的性能以支持该需求。

网络带宽并不是推动PCIe 5.0普及的唯一催化剂。AI / ML主导的处理工作负载的快速变化正在产生深远的影响。对于此类高级AI / ML工作负载，需要进行异构计算的庞大数据集需要并行处理。具体来说，它需要大规模的并行架构，这就是为什么将这些工作负载从主CPU卸载到协处理器（AI加速器）的原因，无论它是GPU，FPGA还是专用ASIC。反过来，异构计算对CPU和AI加速器之间的链接提出了至关重要的带宽要求，即下一代AI / ML硬件中的PCIe 5.0链接。

如果将PCIe链接的速度提高一倍仅会使实现的复杂性提高一倍，那将是一个非常不错的选择。不幸的是，复杂性以更高的非线性速率增加，这在很大程度上是由不断出现的信号和电源完整性问题引起的。

设计复杂性的另一个主要领域是桥接从混合信号到数字域的过渡。PCIe 5 PHY和数字控制器的集成接口解决方案极大地简化了芯片设计人员的这一挑战。Rambus PCIe 5接口就是这样一个集成的解决方案，具有经过验证的PHY和控制器，并提供了完整的参考设计和测试平台，易于使用。它与PCIe 4/3/2/1兼容，向后兼容，支持根端口，端点和双模式实现，并提供可选的分散收集DMA支持。

PCIe 5是持续提高下一代数据中心所需的计算和网络性能所需的关键接口技术之一。