PCIe 5.0硬件

一、PCIe 5.0概述

(1)什么是PCIe 5.0

第五代快速周边组件互连称为PCI Express 5.0(Peripheral Component Interconnect Express 5.0)，也称为第五代PCIe、PCIe 5、PCI v5或简称为PCIe 5.0。PCIe技术于2003年首次推出，现已成为使用点对点访问总线将高速组件连接到主板的标准接口。

PCIe 5.0速度是 PCIe 4.0的两倍，并具有向下兼容性。PCIe 5.0协议分析仪能够支持 32GT/秒的数据链路速度操作，同时具有卓越的内存、存储容量和分段功能，可捕获更大容量的上行和下行流量。

(2)PCIe 5.0高带宽的挑战

速率到达32Gb/s后走线的趋肤效应、耦合效应、表面粗糙度效应等越来越明显，使得互联链路的损耗、串扰问题愈加严重，除此之外PCB材料的选择会对插入损耗产生极大的影响。表1通过仿真模拟了在16 GT/s（8 GHz 奈奎斯特）和 32 GT/s（16 GHz 奈奎斯特）数据速率下PCB上1inch走线长度插入损耗的情况：

表 1 奈奎斯特频点处不同PCB材料的S12

在PCIe协议规范中，规定了链路的总损耗，其中PCIe 4.0和PCIe 5.0的总损耗要求如表2所示。协议限制了PCIe 4.0/5.0 AIC在奈奎斯特频点的总损耗分布是-8dB和-9.5dB(包括从金手指边缘经过PCB，过孔，隔直电容，芯片封装等)，综合表1可见在PCIe 5.0系统中需要使用比FR4更好的板材来降低信号走线的损耗，因为电路板走线的损耗只是总信道损耗的一小部分<5.3dB

表 2 PCIe 4.0和PCIe 5.0链路损耗总体规划和分配

PCIe 5.0链路损耗示意图

PCI Express 5.0 的信道要求也要求为发射器（发射）和接收器（接收）设计新的均衡电路，并且电压和定时的接收通道裕度已成为强制要求。

(3)PCIe 5.0的未来

2022年发布PCIe 6.0的最终规范版本，这一新的迭代将继续传统的带宽加倍和向后兼容，这意味着 PCIe 标准这一次达到了令人震惊的256GB/秒的双向带宽。这将有效地将 PCIe 与低端 GPU 的 vRAM 带宽相媲美。PCIe 6.0硬件概述将在后续相关文章更新......

二、PCIe引脚介绍

(1)引脚概述

①总体功能

注意在下表格中：

a. AIC是Add-in-Card的缩写，PCIe​​​​​​​ 5.0 CEM规范已明确定义其具体电气和结构参数。

b. EDSFF是Enterprise and Datacenter Standard Form Factor的缩写，主要应用场景为企业和数据中心，其规格和标准AIC不同。

引脚名称	引脚作用
SMBCLK	SMBUS(AIC Optional/EDSFF Required)
SMBDAT	SMBUS(AIC Optional/EDSFF Required)
SMBRST	SMBUS(AIC Optional/EDSFF Required)
CLKREQ#	参考时钟请求信号(AIC Optional/EDSFF Optional)
PRSNT#	插入检测(AIC Required/EDSFF Required)
PER##	PCIe Rx差分信号(AIC Required/EDSFF Required)
PET##	PCIe Tx差分信号(AIC Required/EDSFF Required)
RFU	不悬空，增加AC端接电路
12V	12V电源(AIC Required/EDSFF Required)
3.3V	3.3V电源(AIC Required/EDSFF Required)
3.3 VAUX	3.3V辅助电源(AIC Required/EDSFF Required)
MFG	卡厂商自定义信号(AIC Optional/EDSFF Optional)
PERST0#