xilinx管脚差分端接_高速串行总线设计基础（八）揭秘SERDES高速面纱之CML电平标准与预加重技术...

前言

物理信号

预加重

差分传输线

参考资料

前言

对于数字工程师来说，我们可能关注的仅仅是本文中的差分信号电平标准以及预加重技术，CML电平标准是Transceiver技术的首选，在Xilinx的GTX/H以及以此为底层架构的众多协议，发送以及接收差分信号线都是以此为标准，在管脚约束页面上，也是没有开放出来的。至于预加重技术，毫无疑问，是高速串行技术的必然选择，这是因为在高速链路中处于过渡阶段的bit会受到ISI的影响等。

可能对于数字工程师来说，本文过于硬件化，过于物理化，应该是一般硬件工程师应该关注的内容，但作为FPGA上的数字工程师来说，我们几乎每天都与高速串行总线打交道，而你却不知无论是X家提供的或者A家提供的Transceiver或Ｓｅｒｄｅｓ背后是怎么的硬核电路，未免也太不专业了！

物理信号

吉比特SERDES的物理实现通常采用基于差分的电接口的形式。共有三种常见的差分信号形式：

低压差分信号(LVDS)；

低压伪发射极耦合逻辑(LVPECL)；

电流模式逻辑(CML)；

吉比特链路首选CML。它是最常见的接口类型，通常提供交流或直流终端和可选择的输出驱动。一些输入提供内置的线路均衡和/或内部端接。通常，终端阻抗也是可选的。

LVDS是一般差分信号常用的接口类型，例如Xilinx的管脚约束中时常对差分引脚的约束，其电平选择为：