xilinx管脚差分端接_Xilinx FPGA管脚XDC约束之：物理约束

说明：本文我们简单介绍下Xilinx FPGA管脚物理约束，包括位置(管脚)约束和电气约束

1. 普通I/O约束

管脚位置约束： set_property PAKAGE_PIN “管脚编号” [get_ports “端口名称”]

管脚电平约束： set_property IOSTANDARD “电压” [get_ports “端口名称”]

举例：

set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]

set_property PACKAGE_PIN U18 [get_ports sys_clk]

set_property PACKAGE_PIN M14 [get_ports {led[0]}]

set_property PACKAGE_PIN M15 [get_ports {led[1]}]

注意：

1)以上语法对大小写敏感；

2)端口名称为数组时，需要用{}括起来，端口名不能为关键字。

2. 差分信号约束

2.1普通差分约束

差分信号约束语法和1节中相同。此处仅举例。

1)HR I/O Bank，VCCO = 3.3V，HDMI接口约束

set_property PACKAGE_PIN N18 [get_ports TMDS_clk_p]

set_property PACKAGE_PIN V20 [get_ports {TMDS_data