八分频FPGA设计

最新推荐文章于 2023-10-18 10:34:58 发布

Mr. Qu

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分类专栏： Verilog 文章标签： FPGA Verilog 八分频

本文链接：https://blog.csdn.net/weixin_42369496/article/details/90142928

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该博客详细介绍了如何使用Verilog在FPGA上实现八分频设计，包括顶层模块的修改版说明和Testbench验证文档。

摘要由CSDN通过智能技术生成

八分频FPGA Verilog设计

顶层模块

module siv(clk,pwm);
input clk;
output reg pwm;
reg [2:0] c;
always @(posedge clk )
begin
c<=c+1'b1;
pwm = c[2];
end 
endmodule

修改版

module siv(clk,pwm);
input clk;
output reg pwm;
reg [2:0] c=0;

always @(posedge clk )
begin
c<=c+3'b001;
pwm <= c[2];
end 
endmodule

Testbench文档

`timescale 1 ps/ 1 ps
    module siv_vlg_tst();
    // constants                                           
    // general purpose registers
    reg eachvec;
    // test vector input registers
    reg clk;
    // wires                                               
    wire pwm;
    
// assign statements (if any)                          
siv i1 (
// port map - connection between master ports and signals/registers   
	.clk(clk),
	.pwm(pwm)
);
initial