同步FIFO的设计

1、RAM的设计

1、1双端口RAM的设计（16X8：深度为16，宽度为8bit）

代码如下

mudule(
 input w_clock,
 input r_clock,
 input w_allow,
 input r_allow,
 input [3:0] w_addr,
 input [3:0] r_addr,
 input [7:0] w_data,
 output [7:0] r_data
);
reg [7:0] r_data;
reg [7:0] memory [15:0];

always @ (posedge w_clock) begin
if(w_allow)
    memory[w_addr] <=  w_data;
end

always @ (posedge r_clock) begin
if(r_allow)
    r_data <= memory[r_addr];
end

endmodule

2、同步FIFO的设计FIFO（借鉴：(1条消息) 同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）_孤独的单刀的博客-CSDN博客_fifo verilog）

方法一：用长度计数器factor。执行一次写操作factor加1，执行一次读操作factor减1。

方法二：地址位扩展一位，用最高位来判断空满。