DC的使用

set_app_var target_library typical.db

set_app_var link_library "* typical.db"

set symbol_library tsmc090.sdb (.sdb symbol database )

以上均为synopsys_dc.setup文件里定义的内容

dv 命令打开dc的界面化操作

synopsys_dc.setup文件已经将库定义完成，故打开dc时library已指定，如图所示

 file-read(读入要综合的.v文件)-attributes设置综合环境

tcl脚本进行dc综合(.tcl文件)

首先指定环境

set_app_var search_path 内容 （设置搜索路径）

set_app_var target_library typical.db（设置标准元件库）

set_app_var link_library "* typical.db"

set symbol_library tsmc090.sdb (.sdb symbol database )（设置标准元件图标库）

然后指定工作库

define_design_lib syn_ws -path ./syn_ws

其次读入设计

analyze -work syn_ws -format verilog ../design/verilog/adder32.v

等等等等

执行tcl脚本

dc_shell -f syn.tcl

生成.sdf文件和_netlist.v文件（重要的两个）

命令行方式执行dc(dc_shell)

设置环境

set_app_var target_library ../../library/typical.db(此处根据自己的library位置设置)

set_app_var link_library ../../library/typical.db

check加tab键补齐可进行各种检查，例如check_design,check_library

create_clock "clk' -period 10

[all_inputs]查看所有输入

set_input_delay -max 3 -clock clk [remove_from_collection [all_inputs] clk]（设置除时钟之外的输入和时钟之间的延时）

set_input_delay -max 2.5   -clock clk  [all_inputs] 

check_timing check_design

compile命令进行综合

write_sdf adder.sdf（输出时延文件） write_file -format verilog -output adder32_netlist.v（输出网表文件）

参考博客：dc综合流程和tcl脚本实例_cy413026的博客-CSDN博客_tcl脚本实例

DC综合的流程以及分步骤讲解_little_ox的博客-CSDN博客_dc综合教程

使用dc_shell读.v(rtl/netlist)看电路图,打开gui_cy413026的博客-CSDN博客_dc_shell