VHDL代码心得七-电子钟（总）

经过了近一周的时间，终于把电子钟所有的功能都做好了，已经可以去验收和答辩了。这次课设还是比较有收获的，首先是熟悉了VHDL的语法，写到后面基本上写一个模块下来不会有语法错误，然后是在搜索资料的时候，学到了很多上课没讲过的东西，由于资料是Verilog写的，也基本懂了Verilog的语法。资料还没看完，本来想就着这个，直接一路学下去的，但是学校又有了新任务，所以之后的一个多月时间基本都会在做Android开发，然后跟着课程学习DIP的知识。FPGA以后做图像处理还会用到的，现在就暂且放一下了。