对于发送端发送送来的数据流,我们需要检测出其帧头来判断一帧的开始,从而开始接收数据。
本人采用了接收1011010码流的例子来讲解如何实现数据流的检测。
首先,先画好接收码流的状态图:
这里做下简单的解释:当前数据为0时,一直等待1的到来,1到后跳转S1状态(已检测数据1),在等待0的到来,如果数据为1到则返回IDLE(图上写错了)从新开始检测;此时接收了10了,状态跳转S2(已检测数据10),继续检测数据1,如果到达的数据为0则返回IDLE,为1则进入S3状态(已检测数据101),到S3状态时如果接受数据为1直接进入S4,需要注意的是,当数据为0时,此时已检测的数据为1010,状态可跳至S2,相当于把前面的10舍去了重新检测S3,S4。在S4(已检测数据1011),按照上面的方法可完成检测
verilog代码如下:
modulecheck_data(inputclk,inputrst_n,inputdata_in,output regdata_flag1,output reg[3:0] nxt_state,output regdata_receive
);reg[3:0] cur_state;//check data 1011010//always @(posedge clk or negedge rst_n) begin//if(!rst_n) begin//cur_state <= 0;//data_receive <= 0;//data_flag1 <= 0;//nxt_state <= 0;//end//else//cur_s