1分钟快速掌握 Verilog 基础语法

在FPGA开发的世界中，Verilog语言是工程师与硬件沟通的桥梁。

本文将从Verilog的基础语法出发，结合实例代码，带你一步步深入理解并掌握这门强大的硬件描述语言。

1、Verilog语法基础

Verilog语言的编写非常灵活，它不强制要求特定的格式，可以在一行内编写多条语句，也可以将一条语句分解到多行中，注意每条语句必须以分号“ ; ”结束。

不过，为了代码的可读性，推荐使用换行来组织代码。

// 不推荐，语句不换行
wire [1:0] res; assign res = (a == 1'b0) ? 2'b01 : (b == 1'b0) ? 2'b10 : 2'b11;

// 推荐，语句换行
wire [1:0] res;
assign res = (a == 1'b0) ? 2'b01 :
                   (b == 1'b0) ? 2'b10 :  2'b11;

2、注释

良好的编程习惯包括在代码中使用注释来解释复杂的逻辑或标记重要的部分。

Verilog提供了两种注释方式：

（1）单行注释使用 // ，直到行尾的所有内容都会被编译器忽略。

（2）多行注释使用 /* 开始， */ 结束，在这个区间内的所有内容都不会被编译。

// 单行注释

// A definition of counter register

reg [3:0] cnt; 


/* 多行注释
   Codes here cannot be compiled.
*/
wire [11:0] a;
assign a = 12'b0;

3、标识符

标识符是用于变量、模块名等的命名，可以包含字母、数字、下划线_和美元符号$，但不能以数字或美元符号$开头。

关键字是Verilog中预定义的特殊标识符，如 module 、 input 、 output 等，它们全部是小写。

// 标识符和关键字的使用
// 'counter'是标识符，'reg'是关键字

reg [3:0] counter;


 // 'clk'是标识符，'input'是关键字

input clk;   

4、数据类型

Verilog中有两种基本的数据类型：线网（ wire ）和寄存器（ reg ）。

线网wire用于组合逻辑，不能被赋值，只能通过 assign 语句或模块端口进行赋值。

寄存器reg用于存储值，通常在 always 块中通过时钟边沿触发赋值。

5、运算符

Verilog提供了丰富的运算符，包括但不限于:

（1）算术运算符

 + 、 - 、 * 、 / 、 % 

（2）关系运算符：

== 、 != 、 > 、 < 、 >= 、 <= 

（3）逻辑运算符

&& 、 || 、 ! 

（4）位运算符：

& 、 | 、 ^ 、 ~ 、 << 、 >> 

代码示例:

// 运算符的使用
wire add_result = a + b;          // 算术运算符
wire equal = (a == b);           // 关系运算符
wire logic_result = !a && b;     // 逻辑运算符
wire bit_result = a & b;         // 位运算符

6、模块与端口

模块是Verilog设计的基本单位，模块可以包含输入输出端口，并且可以实例化其他模块。端口定义了模块与外部世界的接口。

代码示例:

// 模块与端口的使用
module my_module (
    input wire clk,
    input wire reset,
    output reg [3:0] data
);
    // 模块内部逻辑
endmodule