ps读写ddr3里面的数据 zynq_DDR3的亲戚DDR4--依旧是跑仿真

最新推荐文章于 2024-08-01 21:52:41 发布

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文章标签： ps读写ddr3里面的数据 zynq

本文链接：https://blog.csdn.net/weixin_42489104/article/details/112419618

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本文介绍了DDR3和DDR4的仿真验证，使用Xilinx KCU116 FPGA平台和Vivado 2018.3进行硬件开发。在DDR4部分，通过调整example_tb模块实现读写控制，并提供了仿真简化方法。DDR3的读写时序测试中，发现连续读写可能不需要严格遵循手册的non back-to-back要求，但存在不满足条件但仍能正确读取数据的情况，引发疑问并计划上板验证。

摘要由CSDN通过智能技术生成

本次想和大家继续讨论一些 DDR3 的东西，另外新增 DDR4 的仿真。主要包括，多组关于DDR3 的读写仿真测试，DDR4 逻辑仿真验证的另一种较为简单的方式。

本次读写测试中采用：FPGA硬件平台为Xilinx的评估版KCU116，硬件开发平台为XIlinx的Vivado 2018.3。

当然，为了图个新鲜感，先和大家聊聊关于 DDR4 的东西。关于 DDR4 的 IP 生成过程大家可以参考作者“十二点过九分”的文章，本次实验所生成的IP也是从那边来的。下面给出连接，方便大家查看。

十二点过九分：DDR4读写测试（一）：MIG IP核配置zhuanlan.zhihu.com

生成好之后，开始我们的仿真过程。本次所采用仿真方式相较于之前 DDR3 采用的方式简单一些。我们打开官方给我们的 example 工程。打开 RTL 视图我们可以看到整个工程的连线方式，通过 example_tb 文件进行读写控制。那么我们就对 example_tb 进行修改，换成我们自己的逻辑便就可以了。为了方便起见，控制逻辑就用我们之前的 ddr3_motive 来代替了并简单的改了一下。需要注意的是地址位宽等需要修改一下。

RTL视图

我们将工程文件替换好后，我们运行仿真，但是在 modelsim 中没有找到我们定义的模块（这也是我之前遇到的问题）。如果跑不起来，我们打开他的仿真文件 sim_tb_top 下的路径。我们可能会发现，其实 example_top 中依旧是调用的 example_tb 模块。打开 example_top.sv 文件，将文件中 example_tb 例化模块全部替换为 ddr3_motive。（注：也有可能是我自己没操作好，反正替换就完事了---流氓操作，大不了多替换几次--来自菜鸡的无奈，这里我猜测是，是由于我新建了有个工程后，变成了example_top.v文件的缘故）。然后我们运行仿真，就OK了。这个方式也适用于DDR3，省去了自己搭仿真平台的过程。

DDR4仿真结果：

可以看到，在2951ns左右，init_calib_complete信号拉起，表明初始化完成。在3046ns左右，发起了我们第一次写数据和写命令的操作，连续写了5个地址。

在3136ns左右，我们发起读操作，将连续的四个地址中的数据读出，在3139ns左右，可以看到数据成功读出，对于同一地址而言，将读出的数据和写入的数据比对，发现完全一致。

现在我们接着聊聊 DDR3 的读写时序问题，因为对于前两次文章中提到的问题，抱着不甘心的态度，多做了几组测试仿真（今年寒假确实比较长，(●ˇ∀ˇ●)）

首先是对于连续的读写：我们可以看到，在官方手册170页左右，写数据控制的时候开头有这么一个词：non back-to-back 。英语比较差，没能理解这个词的意思，后来在看一些论坛社区文章中，讲人话的意思就是——单次读写需要满足时序要求，连续的读写不需要。为此对于连续的读写做了一下对比测试（对于连续读写，没有在手册上找到依据 ≧ ﹏ ≦ ）