在做FPGA设计时,经常会用到DDR,为提高开发效率,本文介绍一种在ZYNQ MPSOC平台下,仿真时访问PS DDR的方法。
vivado 2018之前的版本是用BFM仿真PS DDR。vivado 2018之后的版本xilinx做了优化,采用的是VIP仿真PS DDR,本文的开发环境是vivado 2019.1。
一、工程结构
二、testbench
三、仿真.txt文件
四、blockdesign
五、仿真波形图
在做FPGA设计时,经常会用到DDR,为提高开发效率,本文介绍一种在ZYNQ MPSOC平台下,仿真时访问PS DDR的方法。
vivado 2018之前的版本是用BFM仿真PS DDR。vivado 2018之后的版本xilinx做了优化,采用的是VIP仿真PS DDR,本文的开发环境是vivado 2019.1。
一、工程结构
二、testbench
三、仿真.txt文件
四、blockdesign
五、仿真波形图