systemverilog-数据类型（logic、数组、队列、结构体、枚举类、字符串）

verilog中的数据变量可以映射到实际的硬件中的线网和变量，而systemverilog由于主打对DUT的验证，所以我们要有一些软件的思想在里面，就添加了一些新的变量能够软件和硬件相互联系，并且能够更好在用软件的思想去编写。

Type	2-4 states	signed/unsigned	size	SV/V
shortint	2	signed	16	SV
int	2	signed	32	SV
longint	2	signed	64	SV
byte	2	signed	8	SV
bit	2	unsigned		SV
logic	4	unsigned		SV
reg	4	unsigned		V
net	4	unsigned		V
integer	4	signed	32	V
real				V
shortreal	<