细说DDR（二）

最新推荐文章于 2024-07-31 11:00:47 发布

Y花儿

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分类专栏： FPGA DDR 存储器文章标签：嵌入式 fpga ddr 储存器

本文链接：https://blog.csdn.net/weixin_42750542/article/details/114379216

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本文介绍了DDR SDRAM的发展历程，包括DDR、DDR2和DDR3的主要原理。DDR通过差分时钟在上升沿和下降沿传输数据，实现双倍数据流；DDR2通过增加OCD功能和前置CAS等提高速度；DDR3引入了突发长度BL=8、重置功能、ZQ校准和分离的参考电压信号等改进。

摘要由CSDN通过智能技术生成

细说DDR（二）

上一篇文章中详细讲述了SDRAM的原理，这一篇文章来讲述一下DDR、DDR2、DDR3的发展及他们的主要原理。

DDR SDRAM

DDR SDRAM 全称为 Double Data Rate SDRAM，中文名为“双倍数据流 SDRAM”。DDR SDRAM 在原有的 SDRAM 的基础上改进而来。
下图为DDR SDRAM的原理图：

可以看出，前面部分基本上是与SDRAM没有区别的，区别只在于后面那一部分，下面来看一下为什么加上后面那部分就变成了双倍数据流的SDRAM了。
首先要说明的是DDR SDRAM的内部时钟与外部时钟是相同的，但是其与SDRAM不同的是，内部采用了差分时钟，这样在时钟信号的上升沿和下降沿都可以进行数据和指令的传输。差分信号标志位CK和CK#。
此处的BANK变成了8位的BANK（两倍于总线位数），同时读写也是8位，但是输出的数据线是4位。
在读取数据时候，读出来的数据是8位的，读出来的数据首先放到寄存器当中，读寄存器将读出来的数据拆成两个4位，然后通过数据复用器将数据进行输出。可是DDR与处理器的时钟是相同的，4位的数据接口怎么接收8位数据呢？此时就用到了差分时钟，可以在一个时钟周期内传输两次数据，
在写数据的时候，一次只能写4个数据，那么此时也就用到了差分信号，将写进来的数据进行寄存，然后进行合并ÿ