verilog触发不能用数组

always @（state_reg[3:0]）
case[]
7 : …
前仿一直没问题，带到电路里混仿都没问题，这么久了，直到综合才发现，竟然还感觉自己是对的。随后傻到冒泡的改为
wire s7 = (state_reg == 7);
always @(s7)
…
发现问题一样。。。
看了好久的波形
b3_________
b2______|----
b1___-----|___
b0___-----|___
s7________|—
真gank啊，波形中明明是无交叠，竟然也能出现结果，而且还包括门延时。。。这是从哪触发的？原来在从3到4的转换中不就会出现7.。。。
菜鸟果然会把无知当真理，看样子想玩好异步先得学会同步啊。

最可悲的是，肚子好大竟然看不到小JJ了。