![](https://img-blog.csdnimg.cn/20201014180756919.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
IC基础知识
Arnold1994
卑微小研一枚,请大家多多赐教
展开
-
组合逻辑竞争冒险
组合逻辑竞争冒险,时序逻辑亚稳态【0型冒险和1型冒险及其消除方法】原创 2021-07-15 19:38:38 · 198 阅读 · 0 评论 -
FPGA时序分析之关键路径(Critical Path)【华为静态时序分析资料】【笔试面试】
FPGA时序分析之关键路径(Critical Path)【华为静态时序分析资料】【笔试面试】转载 2021-07-11 16:44:57 · 879 阅读 · 0 评论 -
DFT(Design for Test)可测性设计
DFT(Design for Test)可测性设计【FPGA探索者】转载 2021-07-11 16:19:04 · 1049 阅读 · 0 评论 -
FPGA之亚稳态
FPGA中亚稳态原创 2021-07-06 21:24:56 · 74 阅读 · 0 评论 -
异步FIFO
理论参考:异步FIFO—Verilog实现异步FIFO——结构、Verilog代码实现与仿真引用红色闪电007的评论:异步FIFO使用格雷码的唯一目的就是"即使在亚稳态进行读写指针抽样也能进行正确的空满状态判断"。 在异步的FIFO中,采用格雷码进行计数,相邻的数据仅仅只有1bit变化,这样在两个时钟域同步的时候仅仅可能只有1bit产生亚稳态,通过同步以后,亚稳态可以消除,最坏的情况是这1bit采错,但是即使是采错地址也只是相差1个,这对判断空满标志不会产生影响。 如果是采用10十进制进行编码,则相原创 2021-07-06 11:59:05 · 822 阅读 · 0 评论 -
同步FIFO
理论:参考《正点原子逻辑设计指南》module s_fifo( input clk, input rst, input wr_en, input rd_en, input [7:0] data_in, output reg [7:0] data_out, output reg empty,原创 2021-07-04 17:28:28 · 109 阅读 · 0 评论 -
跨时钟域设计
参考文章杰之行-CDC:跨时钟域处理李锐博恩-谈谈跨时钟域传输问题(CDC)目前理解水平,记录一下,有问题还请指教文章目录1 单比特信号的跨时钟域处理1.1 慢时钟域到快时钟域1.1.1 两级触发器同步1.1.2 边沿检测同步器1.1.2.1 信号上升沿检测1.1.2.2 信号下降沿检测1.1.2.3 信号双沿检测1.1.3 握手处理1.2 快时钟域到慢时钟域1.2.1 电平拓展1.2.2 脉冲同步器1.2.3 握手处理2 多比特信号的跨时钟域处理2.1 两级触发器2.2 格需码编码2.3 异步FI原创 2021-06-23 11:12:57 · 292 阅读 · 0 评论