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IC机试
Arnold1994
卑微小研一枚,请大家多多赐教
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Verilog有符号数运算,四舍五入,饱和截位
参考文章【设计经验】5、Verilog对数据进行四舍五入(round)与饱和(saturation)截位当前还有存疑,请大家指正题目:请用Verilog实现算法 Q = K * (D - 16),其中输入数据D和输出数据D和输出数据Q都是无符号8位整数(无符号,8位整数,0位小数),输入参数K的数值为13Q10(共13位,1位符号位,10位小数位),中间过程保留完整精度,最后四舍五入。答案11.先按照参考文章得到有符号整数输出,然后变到无符号输出assign Q = Q1 + 128;转成无符原创 2021-07-03 19:06:16 · 3398 阅读 · 1 评论 -
联发科序列检测题 110序列选择器
Mealy型module sqe_de_MTK_2018( input clk, input rst_n, input in, output out ); parameter st0 = 2'b00; parameter st1 = 2'b01; parameter st2 = 2'b10; reg [1:0] state = st0,next_state; reg out.原创 2021-06-21 21:41:33 · 332 阅读 · 0 评论 -
联发科20年序列检测题
题目没有说序列重叠检测与否,只考虑重叠检测module seq_de( input clk, input reset, input x, output z1, output z2 ); parameter s0 = 3'd0, s1 = 3'd1, s2 = 3'd2, s3 = 3'd3, s4 = 3'd4, s5 = 3'd5, s6 = 3'd6; reg [2:0] state = 3'd0,next_state; .原创 2021-06-21 20:34:44 · 102 阅读 · 0 评论