sv接口中的clocking block、modport

最新推荐文章于 2023-11-20 16:09:49 发布
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分类专栏： system verilog IC验证
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一，在顶层模块例化下层模块和接口，将接口中的modport传入下层模块，如24行
二，定义modport的时候，将时钟块加入port list也就是括号内，如9行
三，下层模块的括号（port list）内不能传入时钟块，如25行，否则会报错如图2
四，总结就是只有接口和modport才能传入模块的信号列表中，要想使用时钟块，只能通过interface.cb和modport.cb来引用
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weixin_43197659
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