LPDDR5 DRAM 工作流程详解(精华内容)

LPDDR5 DRAM 工作流程详解

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1. 发送地址和命令

当 CPU 需要访问 LPDDR5 中的数据时,首先会发送一个地址和相应的命令(读取或写入命令)到内存控制器。

2. 地址解码和行选通

行地址选择

LPDDR5 根据接收到的行地址信号(RAS 信号)选择特定的行。

行选通延迟(tRCD)

从 RAS 信号发出到 CAS 信号发出之间的时间延迟。这段时间内,LPDDR5 准备选中的行开始处理。

3. 选中行并准备数据

列地址选择和数据准备

LPDDR5 接收到列地址信号(CAS 信号),选中特定的列以准备读取或写入数据。

CAS 延迟(CL)

从 CAS 信号发出到可以读取或写入数据之间的时间延迟。这个时间取决于 LPDDR5 的 CL 值。

数据传输准备

  • DQS(Data Strobe):用于在数据传输时同步和锁存数据的信号。
  • DQM(Data Mask):数据屏蔽信号,指示哪些数据位应该被忽略或不处理。
  • CK(Clock):时钟信号,用于同步数据传输的时序。
  • PREFETCH:LPDDR5 采用了 32 倍 prefetch 技术,每个存储周期内能够同时预取 32 个数据位,提高了数据访问的效率。

4. 数据传输和操作时序

数据传输和操作时序

  • DLL(延迟锁存器):用于控制数据信号的延迟,以确保数据的正确读取和写入。
  • SKEW(数据偏移):不同数据信号到达时间的差异,需要通过调整来保持同步。
  • Setup Time:数据在有效触发沿到来之前保持稳定的时间。
  • Hold Time:数据在有效触发沿到来之后保持稳定的时间。

5. 预充电和刷新过程

预充电(Precharge)

在进行下一次读取或写入操作之前,LPDDR5 会对未使用的存储单元进行预充电,清空存储单元中的电荷状态。

刷新过程

LPDDR5 在工作时会定期进行行的刷新操作,以保持存储单元的电荷状态,防止数据丢失。

6. 特殊信号处理

ODT(On-Die Termination)和 ZQ(ZQ Calibration)

  • ODT:内存总线终端,用于匹配信号阻抗以减少反射和功耗。
  • ZQ:ZQ 校准信号,用于在 LPDDR5 初始化阶段对内部的电阻进行校准。

应用示例

假设 LPDDR5 的参数如下:

  • CL = 18
  • tRCD = 20
  • tRP = 24
  • tRAS = 45
  • 数据传输速率 = 6400 MT/s
  • 工作电压 = 1.1V

读取命令示例

当 CPU 发出读取命令时:

  1. 内存控制器发送 RAS 信号选中行,等待 tRCD(20 个时钟周期)后发送 CAS 信号选中列。
  2. 根据 CL(18 个时钟周期),LPDDR5 准备好数据并通过 DQS 同步和锁存。
  3. 数据通过 DQM 进行掩码处理,同时使用 CK 进行时钟同步。
  4. 在读取数据过程中,LPDDR5 保持选中行在 tRAS(45 个时钟周期)内活跃状态。
  5. 每次操作后,LPDDR5 通过 tRP(24 个时钟周期)进行预充电,为下一次操作做准备。

写入数据操作流程示例

  1. CPU 向内存控制器发送写入命令,并包含需要写入的数据和地址信息。
  2. 内存控制器解析地址信息并发送 RAS 信号给 LPDDR5,选择特定的行进行写入操作。
  3. 内存控制器发送 CAS 信号和列地址给 LPDDR5,确定写入的具体列。
  4. LPDDR5 根据 CAS 延迟参数,等待指定的时钟周期,确保数据可以正确写入。
  5. 数据写入完成后,LPDDR5 执行预充电操作,为下一次读取或写入操作做准备。

预先存取(PREFETCH)和突发传输(Burst Transfer)

预先存取(PREFETCH)

PREFETCH 是一种技术,用于在实际需要之前预先读取数据,以减少访问延迟和提高吞吐量。LPDDR5 采用了 32 倍 prefetch 技术,这意味着每个存储周期内可以同时预取 32 个数据位。

突发传输(Burst Transfer)

突发传输是一种连续的数据传输方式,它允许在一次行选通操作后,连续传输多个数据位。LPDDR5 的突发长度(Burst Length)为 8 或 16,决定了在一次行选通之后可以连续传输的数据位数。

突发传输的来源

突发传输的数据来源于 DRAM 内部的存储单元,而不是来自外部存储设备(例如 eMMC)。突发传输的目的是通过一次连续的数据传输操作,提高数据传输效率和系统性能。

CK 同步和 DQS 同步

CK 同步

CK(Clock) 是时钟信号,用于提供数据传输的时序和同步。在数据传输过程中,CK 信号确保数据的传输按照正确的时序进行。

DQS 同步

DQS(Data Strobe) 是数据锁存信号,用于在数据传输时同步和锁存数据。DQS 信号与数据位一起传输,确保数据在传输时能够正确被读取或写入。

结论

理解 LPDDR5 的工作原理和关键参数对于优化系统内存的管理和数据访问效率至关重要。LPDDR5 提供了更高的带宽、更低的延迟和更高的能效比,适用于现代移动设备和高性能嵌入式系统。


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LPDDR4是一种低功耗双数据速率(DDR)类型的动态随机存取存储器(DRAM)。它在移动设备和其他电子产品中被广泛使用,具有低功耗、高带宽和高集成度等特点。下面是LPDDR4的初始化流程: 1. VDD电源上电:首先,将VDD电源引脚连接到适当的电源,以提供LPDDR4所需的工作电压。 2. 控制器复位:将LPDDR4控制器的复位引脚拉低,将其复位到初始状态。复位后,控制器将进入初始化模式。 3. 自检:控制器在初始化模式下执行自检程序,以确保LPDDR4内部电路的正常工作。自检程序包括校验和检查、内部电路的连通性检查以及存储器单元的可访问性检查。 4. 发出初始化命令:在自检完成后,控制器通过控制总线向LPDDR4发送初始化命令。这些命令包括设置刷新周期、预充电周期、CAS延迟和其他时序参数。初始化命令的目的是将LPDDR4设置为适合特定应用的工作状态。 5. 内存预充电:在初始化命令发送后,控制器将发送预充电指令,以将存储电容充电到工作电压。预充电时间通常是根据具体的LPDDR4规格和应用需求进行配置。 6. 内存访问:初始化完成后,控制器可以进行读取和写入数据操作。这些访问通过命令和地址信号发送到LPDDR4,然后数据通过数据信号进行传输。控制器和LPDDR4之间的通信可以使用标准的读取和写入命令,也可以使用Burst模式进行连续数据传输。 7. 刷新:为了保持数据的有效性,LPDDR4需要定期进行刷新操作来更新存储电容中的数据。控制器会发送刷新命令,以确保数据的保存。 总的来说,LPDDR4的初始化流程包括VDD电源上电、控制器复位、自检、发送初始化命令、内存预充电、内存访问和刷新等步骤。通过这些操作,LPDDR4可以正常工作,并为设备提供高速和低功耗的内存存储。

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