【verilog】设计一个测试文件，产生一个周期为2微秒，占空比为3:1的时钟信号

最新推荐文章于 2023-08-21 21:26:05 发布
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分类专栏： verilog 文章标签： verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43210113/article/details/110373867
版权

〇、前情提要

帮可爱的涛涛看题，顺便复习一下verilog。
在这里插入图片描述

参考：

  1. Verilog测试：TestBench结构
    https://blog.csdn.net/qq_26652069/article/details/96422293
  2. 占空比的故事
    http://www.360doc.com/content/18/0928/00/11935121_790268293.shtml
  3. Verilog仿真时钟产生方法学习
    https://blog.csdn.net/flomingo1/article/details/102676669

一、题目分析

原题

设计一个测试文件，产生一个周期为2微秒，占空比为3:1的时钟信号

测试文件

参考：
Verilog测试：TestBench结构
https://blog.csdn.net/qq_26652069/article/details/96422293

完整的TESTBENCH文件结构


                

                
                
        

        

    




        

            

                    
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                专栏目录
          










                



	

		

			

				
					
verilog仿真产生差分时钟

				
			

			

				

					Mr.zhang的博客
				

				

					02-28
					
					6912
					
				

			

		

		

			
				
verilog仿真产生差分时钟
最近在啃pcie,pcie的一些基础知识，过段时间会发出来。在做pcie仿真的时候，看到xilinx官方的的这种产生差分时钟的方法觉得很好，在此做个笔记，同时分享给大家。
差分时钟
以前在做仿真时候通常都是用的单端时钟信号，这种单端时钟信号，很好产生，通过，always forever都可以产生。差分原理也很简单，n信号跟p信号取反就行了，但是xilinx的这个写法...

			
		

	



                

              
                



	

		

			

				
					
verilog产生时钟信号

				
			

			

				

					weixin_37207257的博客
				

				

					08-09
					
					1万+
					
				

			

		

		

			
				
一、变量初始化

变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。

初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。


当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。

直接初始化，如：reg [7:0] cnt = 8'b00000000;


二、时钟信号的产生

1、普通时钟信号：

a. 基于initial语句的方法：

parameterc.

			
		

	



                


  
              

                


	

		

			

				
					
verilog时钟问题

				
			

			

				

					weixin_45545092的博客
				

				

					02-13
					
					2181
					
				

			

		

		

			
				
1.时钟IP核分频也有精度，当输入时钟和输出时钟频率不是整数倍的时候，可能会有误差。如：用时钟IP核，输入时钟是50MHz，输出时钟是25.6MHz，输出频率的周期会有0.001ns的误差，但是误差极小，不影响使用
2.仿真精度最大到0.001ns
3.时钟IP核可以分出MHz的信号，小频率的用计数器分，当不是整数倍的时候会有误差
4.ROM  IP核给的时钟是系统时钟，IP核把这个当作基准时钟，换其他时钟也可以
5.一个工程里的always块尽量用同一个时钟来驱动，一个系统里基本保持一个统一的系统时钟 这

			
		

	





	

		

			

				
					
verilog中testbench仿真时钟的生成

					
热门推荐

				
			

			

				

					耐心的小黑的博客
				

				

					09-23
					
					2万+
					
				

			

		

		

			
				
一、普通时钟信号：
1、基于initial语句的方法：
parameter clk_period = 10;  
reg clk;  
initial begin  
    clk = 0;  
    forever  
        #(clk_period/2) clk = ~clk;  
end  

2、基于always语句的方法：
parameter clk_period = 10;  
reg clk;  
initial  
    clk = 0;  
always #(clk_per

			
		

	



		

			
		



	

		

			

				
					
Verilog仿真时钟产生方法学习

				
			

			

				

					flomingo1的专栏
				

				

					10-22
					
					2万+
					
				

			

		

		

			
				
一、变量初始化

变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。

初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。


当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。

直接初始化，如：reg [7:0] cnt = 8'b00000000;...

			
		

	





	

		

			

				
					
Verilog实现数字时钟

				
			

			

				

					weixin_43274923的博客
				

				

					07-21
					
					1万+
					
				

			

		

		

			
				
基于f = 100Hz的Clock设计一个数字时钟，用Verilog实现以下功能
1、产生时、分、秒的计时
2、可通过3个按键来设置时、分、秒值
module clock(
	input clk,
	input rst_n,
	input hour_set,
	input [4:0] hour_set_value,
	
	input minute_set,
	input [5:0] minute_set_value,
	
	input second_set,
	input [5:0] second_set_

			
		

	





	

		

			

				
					
占空比1：3的4分频分频器FPGA设计verilog源码quartus工程文件.zip

				
			

			

				

					05-10
				

			

		

		

			
				
占空比1：3的4分频分频器FPGA设计verilog源码quartus工程 module f_13(clk_50M,f_13); input 	clk_50M;		//输入时钟,50M,20ns output 	f_13;			//输出4分频，占空比为1:3  reg 	f_13;			//分频寄存器 reg[2:0] cnt;	...

			
		

	





	

		

			

				
					
占空比1：1的2、4、8分频器FPGA设计verilog源码quartus工程文件.zip

				
			

			

				

					05-10
				

			

		

		

			
				
占空比1：1的2、4、8分频器FPGA设计verilog源码quartus工程文件 module fengping_1(clk_50M,f_2,f_4,f_8);		 input 	clk_50M;						//输入时钟，50M,周期为20ns output 	f_2,f_4,f_8;					//输出分频时钟，分别为2...

			
		

	





	

		

			

				
					
占空比1：4的5分频分频器FPGA设计verilog源码quartus工程文件.zip

				
			

			

				

					05-10
				

			

		

		

			
				
占空比1：4的5分频分频器FPGA设计verilog源码quartus工程文件 module f_14(clk_50M,f_14); input 	clk_50M;		//输入时钟,50M,20ns output 	f_14;			//输出5分频，占空比为1:4  reg 	f_14;			//分频寄存器 reg[2:0] ...

			
		

	





	

		

			

				
					
基于verilog实现的时钟信号程序

				
			

			

				

					06-08
				

			

		

		

			
				
基于verilog实现的时钟信号程序，直接粘贴复制编译即可

			
		

	





	

		

			

				
					
占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip

				
			

			

				

					08-23
				

			

		

		

			
				
占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。  module fengping_1(clk_50M,f_2...

			
		

	





	

		

			

				
					
delay_timer_一个verilog时钟发生器_

				
			

			

				

					10-03
				

			

		

		

			
				
一个很简单的 verilog 写的 时钟 发生器，产生1us，10us，1ms ，100ms 等cllk

			
		

	





	

		

			

				
					
13.Verilog中的时钟(clk)的产生方法

				
			

			

				

					weixin_52002922的博客
				

				

					07-24
					
					4977
					
				

			

		

		

			
				
②另外一种是用forever语句（UVM常用）非常简单，产生时钟的方法学会了么？①使用always块来产生时钟，如下所示。思考：#10 和##10。

			
		

	





	

		

			

				
					
电子时钟设计（verilog实现）

				
			

			

				

					qq_59532413的博客
				

				

					12-15
					
					6330
					
				

			

		

		

			
				
Quartus编程实现时钟，具有基本的时间显示功能(00:00:00~23:59:59），以及其他附加功能：调整时间，设置闹铃，或者其它与时钟相关的功能。Modelsim实现仿真。

			
		

	





	

		

			

				
					
Verilog测试文件编写大全之时钟

				
			

			

				

					zyp626的博客
				

				

					05-31
					
					1338
					
				

			

		

		

			
				
完成工程设计之后，通常需要编写对应的测试文件对设计进行功能仿真验证。因为测试文件中对外是只有输入输出端口，并无信号，而测试文件就是通过编写输入信号的形式，连接到设计文件对应的输入端口，通过输出端口来确认逻辑是否正确。时钟又是最最基础的信号，无时钟信号类似手机不联网。本节将结合实际modelsim来讲解测试文件中时钟的写法。

			
		

	





	

		

			

				
					
verilog时钟使能

				
			

			

				

					weixin_45545092的博客
				

				

					02-14
					
					4896
					
				

			

		

		

			
				
verilog时钟使能

			
		

	





	

		

			

				
					
时钟的Verilog实现思路（HDLbits_Count clock）

				
			

			

				

					通信系统、数字信号处理、FPGA
				

				

					08-21
					
					175
					
				

			

		

		

			
				
与0~9999计数器的Verilog实现思路相似，我们依然使用casex完成行为级建模。输入时钟clk和复位信号reset，输出8位宽时钟计数结果信号hh、mm、ss分别代表时、分、秒，以及上下午标识信号pm。

			
		

	





	

		

			

				
					
C#读取WinCC实时和归档数据

					
最新发布

				
			

			

				

					06-21
				

			

		

		

			
				
如何在 C#应用程序中读取 WinCC 变量归档数据，资源来自西门子官网

			
		

	





	

		

			

				
					
用Verilog HDL设计PWM电路，周期100微秒，占空比1：4,并写出仿真文件

				
			

			

				

					05-25
				

			

		

		

			
				
以下是Verilog HDL设计PWM电路，周期100微秒，占空比1：4的代码：

```verilog
module pwm (
  input clk,
  input rst,
  output reg pwm_out
);

reg [3:0] count;
reg [3:0] duty_cycle;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 4'd0;
    duty_cycle <= 4'd1;
    pwm_out <= 1'b0;
  end else begin
    count <= count + 1;
    if (count == 4'd25) begin
      count <= 4'd0;
      if (duty_cycle == 4'd4) begin
        duty_cycle <= 4'd1;
        pwm_out <= 1'b0;
      end else begin
        duty_cycle <= duty_cycle + 4'd1;
        pwm_out <= 1'b1;
      end
    end else begin
      if (count < duty_cycle) begin
        pwm_out <= 1'b1;
      end else begin
        pwm_out <= 1'b0;
      end
    end
  end
end

endmodule
```

仿真文件代码如下：

```verilog
`timescale 1ns / 1ns

module pwm_tb;

reg clk;
reg rst;
wire pwm_out;

pwm dut (
  .clk(clk),
  .rst(rst),
  .pwm_out(pwm_out)
);

initial begin
  clk = 1'b0;
  forever #5 clk = ~clk;
end

initial begin
  rst = 1'b1;
  #10 rst = 1'b0;
end

endmodule
```

在仿真文件里，我们定义了一个时钟信号 clk 和一个复位信号 rst。我们使用 forever 循环来产生 5ns 的时钟脉冲。在仿真文件的 initial 块中，我们将 rst 信号拉高然后在 10ns 后拉低，以确保复位正确。

下面是仿真波形图，展示了 PWM 信号的周期为 100us，占空比为 1:4 的波形。

![PWM仿真波形图](https://img-blog.csdnimg.cn/20210702144939464.png)

			
		

	



              



  
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