高速PCB layout指南

本报告讨论了高速信号（如时钟信号）及其布线，并为设计人员提供了重要关联性的回顾。通过一些简单的规则，可以在不使用复杂公式和昂贵仿真工具的情况下，最大限度地减少电磁干扰问题。第一部分简要介绍了理论，第二部分重点介绍了实际的PCB设计规则。

理论概述

为了有效使用本文档中给出的PCB设计规则，需要一些基本的理解。这使得识别不良效果及如何避免变得容易。PCB布局变得越来越重要的原因是电子电路趋向于更快、更高集成、更小的形态和更低的功耗。开关频率越高，PCB上的辐射就越多。通过良好的布局，可以将许多EMI问题降至符合规定的要求。

电磁干扰与电磁兼容

电磁干扰（EMI）是指干扰电子设备运行的射频能量。这种射频能量可以由设备本身产生，也可以由附近的其他设备产生。

电磁兼容性（EMC）是指电子产品在不产生会干扰其他设备的EMI的情况下运行的能力，同时不受其他设备或环境中EMI的影响。

目标是减少EMI，以满足联邦通信委员会（FCC）或国际无线电干扰特别委员会（CISPR）规定的要求。

一个基本的EMI模型如图1所示。每个设备既是干扰源又是干扰接受者。它可以通过耦合路径产生干扰，也可以通过耦合路径受到干扰。耦合可以是：

• 电容耦合
• 电感耦合
• 电气耦合
• 辐射功率

图1. 电磁干扰模型

并非只有一种耦合机制存在，而是多种耦合机制的组合。然而，通过合理的PCB布局，可以减少这些影响。

1.2 时钟信号

图2展示了时钟信号的时间域和频域。理想情况下，它是一个方波，但实际上，不可能在无限短的时间内从低电平变为高电平（反之亦然）。由于上升和下降时间，在时间域内，它的形状为梯形。通过傅里叶级数，梯形波由不同频率和幅度的正弦和余弦信号组成。离散频率成分的包络如图2的下图所示。在频域中，一个重要方面是高频谐波的幅度取决于信号的上升和下降时间。上升时间越长，谐波的幅度越小。例如，100MHz时钟信号的谐波不可忽略，尤其是第三和第五谐波。在这种情况下，还应考虑到高达500MHz的频率。使用德州仪器的CDCE906，用户可以设置不同的上升和下降时间以减少谐波的幅度。然而，要注意确保这些时间不违反所驱动设备的转换速率规格。

1.3 传输线

如果走线的长度在信号波长的范围内，则必须考虑传输线的影响。用户需要处理的问题包括时间延迟、反射和串扰。为了更好地理解这些问题及其产生的原因和方式，有必要了解传输线的定义。它们仅仅是PCB上的走线，具体情况取决于走线的长度和信号通过它们的频率。

在PCB上可能有许多不同的走线结构。图3展示了两种常见的结构。左侧是微带结构，右侧是带状线技术。微带结构有一个参考面，通常是接地层，并且这些层被介质隔开。带状线结构有两个参考面，通常是多个接地层，并且它们被介质包围。

图3. 微带和带状线的结构和尺寸

以下各节描述了一些对PCB设计非常重要的传输线属性。市面上有许多软件工具可以计算各种传输线结构的属性。在本应用报告中，使用了安捷伦的免费软件AppCAD，以便读者熟悉这些属性。图4显示了两种结构，顶部是微带，底部是带状线。左侧展示了每种情况的尺寸、材料和频率。右侧展示了以下各节中使用的结果。表1定义了图3和图4中使用的符号。

图4. 微带和带状线的结构和尺寸示意图

表1. 图3和图4中使用的符号说明

表1. 图3和图4中使用的符号说明

符号	描述	公式
H	介质的高度（介质层的厚度）
W	走线的宽度
L	走线的长度
t	走线的厚度
εr	介质的相对介电常数
f	频率
Z0	走线的特性阻抗
λ	在给定频率和介质下的波长	λ = VP / f
VP	信号在走线上的传播速度，相对于光速的比值	$V_P=c/\sqrt{\epsilon r_{eff}}$
Pd	传播延迟时间，单位为每100毫米的皮秒数	Pd = (100 / VP) × 10^3

公式说明：

• λ：波长（单位：米）
• VP：信号在走线上的传播速度（单位：米/秒）
• f：频率（单位：赫兹）
• c：光速（约为3×10^8米/秒）
• $\epsilon r_{eff}$：有效相对介电常数（综合考虑介质的相对介电常数和其他因素）

使用带状线时，信号速度与走线宽度无关。同样，这也适用于介质的高度。

1.3.1 信号速度和传播延迟时间

信号不能以无限的速度通过走线。最大速度是光速，即3×10^8米/秒。对于特定的走线长度，信号需要一定的时间通过，这被称为传播延迟时间。光速的标准介质是空气。对于另一种介质，例如PCB环境中的介质，速度不同于空气中的光速。带状线的速度公式为：

$V_P=\frac{c}{\sqrt{{\epsilon }_r}}$

所以，速度是走线周围介质的函数。对于微带线来说情况更复杂，因为走线不只被一种介质包围。至少有两种：走线下方的基板和走线上方的空气。如果PCB包含焊锡掩膜，那么会有第三种介质。因此，在确定信号速度之前，有必要计算一个有效的εr。它取决于微带线的宽度和到参考平面的距离。在这种情况下，速度是存在的介质、走线宽度及其到参考平面的距离的函数 。

在以下情况下，信号速度和走线上的传播延迟时间尤为重要：

• 需要满足定时和偏斜要求（时钟分配、总线等）
• 使用差分走线（例如LVDS）

例子

在每种情况下，以下参数相同：

• 长度：100毫米
• 厚度：35微米
• 高度：1.5毫米
• εr：4.6（FR4）
• 频率：300MHz

在表2中，显示了信号速度对微带结构中走线宽度的依赖性。使用带状线时，信号速度不依赖于走线宽度。同样，高度也是如此 。

宽度（mm）	εr,eff	VP,relative	VP,absolute（mm/ns）	Pd（ps/100 mm）
微带线 1	0.5	3.046	0.573	171.9
微带线 2	1	3.165	0.562	168.6
带状线 1	0.5	4.6	0.466	139.8
带状线 2	1	4.6	0.466	139.8

公式说明：

• VP,relative：相对于光速的传播速度
• VP,absolute：绝对传播速度，单位为毫米/纳秒
• Pd：传播延迟时间，单位为每100毫米的皮秒数

1.3.2 特性阻抗、反射和终端

传输线的另一个特性是特性阻抗 $Z_0$。如图4所示，对于给定属性，微带线具有特性阻抗$Z_0=105\Omega$，而带状线的特性阻抗 $Z_0=55\Omega$。如果信号链（源 – 线 – 通孔 – 连接器 – 接收端等）中存在任何阻抗变化，则会产生反射。这些反射会导致过冲和欠冲。传输线的两种极端情况是：开路（$R=\infty$）和短路( $R=0\Omega$）。

反射系数 $\rho$ 是表示传输线阻抗与源或接收端阻抗关系的维度。它的计算公式如下：

$\rho =\frac{Z_L-Z_0}{Z_L+Z_0}$

对于上述两种情况，反射系数分别为$\rho =+1$（开路）和 $\rho =-1$（短路）。值为1表示整个信号在阻抗变化处完全反射并返回源头。为了避免这种情况，反射系数必须为 $\rho =0$ 才能避免反射。这种情况发生在源阻抗与传输线特性阻抗相同时。

在图5中，模拟了开路（接收端高阻抗输入级）的情况。时钟源输出为3.3V，阻抗为25Ω。红线（虚线）表示时钟输出的理想形状，绿线（虚线）表示时钟输出的实际信号，蓝线表示传输线末端的信号。反射是导致这些过冲和欠冲的原因。轨迹末端的最大电压约为4.4V而不是3.3V，最小电压约为-1V而不是0V。这些情况可能会损坏源和接收端的输入级。

为了避免这些过冲和欠冲，必须减少反射。因此，需要适当的终端。最常见的终端技术如下：

• 串联终端
• 并联终端
• Thevenin终端
• 交流终端

每种方法都有其优缺点，设计人员必须权衡哪种方法最适合其设计。

1.4 Crosstalk

两条平行且靠近的走线之间的相互影响称为串扰（Crosstalk）。其中一条称为侵袭者（携带信号的走线），另一条称为受害者（受侵袭者影响的走线）。由于电磁场的影响，受害者走线会受到感应耦合和电容耦合的影响。它们在受害者走线中产生正向和反向电流，而在均匀环境中（例如，电流线路）中，这两个感应电流会互相抵消。在微带环境中，感应耦合的正向电流往往比电容耦合的影响大。为了减小相邻走线间串扰的影响，应保持它们之间至少相隔2倍的走线宽度。通过介质耦合的传输线具有与之相关的串扰。串扰分为两种类型：正向串扰和反向串扰。正向串扰沿着侵袭者同方向传播。它随着长度和侵袭者的增加dV/dt而增加，而反向串扰沿着侵袭者的相反方向传播，仅取决于侵袭者的振幅。确保在不同频率下测量通道间的串扰。IEEE802.3KR规定了插入损耗串扰比（ICR），它汇总了串扰并使用S21绘制它。

1.5 Differential Signals

对于差分信号，串扰的负面影响实际上是积极的。每条走线上的信号理论上在大小上完全相等，但符号相反。因此，它们的电磁场互相抵消，地面层上的回流电流也是如此。为了实现这一点，两个信号的走线必须具有相同的长度，以使传播延迟时间相等。接收器对信号的差异敏感，而不是绝对水平的参考，例如地面。如果任何信号均匀辐射到两个差分走线中，接收器将无法识别它。因此，设计人员必须确保辐射对两条走线的影响是相等的。可以通过尽可能靠近地布线差分走线来实现这一点。

1.6 回流电流和回路面积

电路必须始终是一个闭合回路。到目前为止，只讨论了信号路径，而没有讨论回到源头的路径——回流电流。对于直流电，回流电流选择电阻最低的路径返回（图6a）。对于高频，回流电流沿着最低阻抗路径流动（图6b），这条路径就在信号旁边。

如果回流路径（通常是地平面）有一个槽，回流电流必须走另一条路，这就会形成一个回路面积（图6c）。面积越大，辐射和电磁干扰（EMI）问题越多。设计人员必须确保回流电流能够直接在信号走线下方流动。一种解决方案是在槽上放置一个0欧姆电阻（图6d）。另一种解决方案是按照回流电流的路径布置信号。最好的解决方案是避免在地参考平面上出现任何槽。

2. 实用的PCB设计规则

由于许多因素可以影响传输线，电磁干扰（EMI）问题可能会发生。为了减少这些问题，良好的PCB设计至关重要，通过一些简单的设计规则，PCB设计师可以最大限度地减少这些问题。在新电路设计过程中做出审慎的决定是重要的，比如最少层数。获得良好新设计的最简单方法是复制TI评估模块（EVM）中的推荐设计。

良好的PCB布局从电路设计开始。不要推迟对布局的考虑。影响布局的最重要方面之一是每个功能模块的位置。保持它们的器件和走线在一起。

2.1 电路设计中的PCB考虑因素

• 系统中的最高频率和最快上升时间是什么？
• 源和负载的输入和输出的电气规格是什么？
• 是否有需要布线的敏感信号——例如，考虑受控阻抗、终端处理、走线的传播延迟（时钟分配、总线等）？
• 微带线是否适用于敏感信号，还是必须使用带状线技术？
• 存在多少种不同的电源电压？每种电源电压是否需要自己的电源层，还是可以将它们分开？
• 创建一个包含系统功能组的图示——例如，发射路径、接收路径、模拟信号、数字信号等。
• 是否至少有两个独立功能组之间的互连？特别注意它们。考虑回流电流和对其他走线的串扰。
• 与PCB制造商确认走线的最小宽度、间隔和高度。两层之间的最小距离是多少？最小钻孔和通孔的要求是什么？是否可以使用盲孔和埋孔？

掌握了这些信息，设计人员可以进行许多基础设计。

表3. 四层PCB可能的板层堆叠

模型	层1	层2	层3	层4	去耦	EMC	信号完整性	自身干扰
模型1	SIG	SIG	VCC	GND	良好	差	差	满意
模型2	SIG	GND	VCC	SIG	良好	差	差	满意
模型3	SIG	GND	SIG	VCC	差	差	良好	满意
模型4	GND	SIG	VCC	SIG	差	差	差	高

表4. 六层PCB可能的板层堆叠

模型	层1	层2	层3	层4	层5	层6	去耦	EMC	信号完整性
模型1	SIG	SIG	VCC	GND	SIG	SIG	良好	差	差
模型2	SIG	GND	VCC	VCC	GND	SIG	良好	良好	良好
模型3	GND	VCC	SIG	SIG	VCC	GND	良好	满意	差
模型4	SIG	GND	VCC	SIG	GND	SIG	良好	满意	良好
模型5	SIG	GND	VCC	GND	未使用	SIG	良好	良好	良好
模型6	SIG	GND	VCC	GND	SIG	SIG	良好	良好	差

要确定合适的板层堆叠，请考虑以下几点：

• 根据功能图定义板上每个部分的位置。尽量将器件放在一起，以避免两个独立模块（如发射器-接收器或模拟-数字）之间的相互作用（串扰、噪声影响）。
• 在哪个功能模块使用哪种电源电压？
• 在高速设计中，至少需要一个完整的接地平面作为敏感信号微带走线的参考。
• 在尽可能靠近接地平面的地方设置完整的电源平面，可以在它们之间创建电容耦合，从而在高频时获得低阻抗。这减少了在器件电源引脚上的小型去耦电容的数量。平面越近，阻抗越小。

2.3 电源和接地平面

如前所述，在高速设计中，完整的接地平面是必不可少的。此外，推荐使用完整的电源平面。在复杂的系统中，可能存在几种稳压电压。最好的解决方案是每个电压都有自己的层和自己的接地平面。但这会导致仅用于接地和电源电压的层数巨大。那么，替代方案是什么？将接地平面和电源平面分开？在混合信号设计中，例如使用数据转换器时，制造商通常建议将模拟接地和数字接地分开，以避免数字部分和敏感的模拟部分之间的噪声耦合。

使用分割接地平面时要注意：

• 分割的接地平面充当槽天线并辐射。
• 通过间隙布线会产生大的回路面积，因为回流电流不能沿着信号旁边流动，信号会将噪声引入无关的参考平面（图7）。
• 由于接地平面中的不连续性，适当的信号布线中，串扰也可能在回流电流路径中产生。始终注意回流电流（图10）。
  图7：不要将参考数字接地的信号布线在模拟接地上，反之亦然。回流电流不能沿着信号走线直接通过，因此会产生回路面积。此外，信号由于串扰（红色虚线）会将噪声引入模拟接地平面。
  
  图8：不要让一个接地平面穿过另一个接地平面以连接到公共接地（a）。每个接地平面必须有自己的路径连接到公共接地，以减少噪声（b）。
  

图9：使用完整的接地平面是更好的解决方案。按功能放置设备，并仅在它们的区域内布线其信号。如果模拟和数字之间发生任何互连，请注意串扰和回流电流路径。

Figure 10: 如果两个信号的走线路由得当，仍然可能通过串扰在回流电流路径中引入噪声。在这种情况下，已经形成了一个回路面积和回流电流路径中的串扰。

• 如果可能的话，使用连续的接地平面；不要分割它们。这可以通过适当的放置选择来实现。再次创建功能块，并将它们放置和布线在一起。通过这样做，数字部分的走线不能影响模拟部分的任何走线，如果这些部分不相交的话。

如果分割接地平面是必需的：

• 不要在间隙上布线信号。始终力求回流电流以最小的回路面积流动。
• 只在一个点连接分割的接地平面。更多的接地连接会形成接地回路，从而增加辐射。
• 子系统的回流电流（例如模拟系统或发射路径）不得位于另一个子系统的路径中（数字系统或接收路径）。回流电流应直接流向公共接地点（图8）。
• 电源平面应仅参考其自身的接地平面。它们不应与另一个接地平面重叠。这会导致电源平面与未参考接地平面之间的电容耦合。噪声可以耦合到其他系统中。
• 不要在电源平面和无关的接地平面之间连接旁路电容。再次，噪声可以从一个供电系统耦合到另一个系统中。这种错误可能出现在电路设计部分。
  

2.4 去耦电容

在器件的电源引脚和接地引脚之间的去耦电容确保低交流阻抗以减少噪声并储存能量。为了在宽频率范围内达到低阻抗，必须使用多个电容。这是因为一个实际的电容包含其电容和寄生电感及电阻。因此，每个实际电容表现为一个谐振电路。电容特性仅在其自谐振频率（SRF）以下有效。超过SRF后，寄生效应占主导地位，电容表现为电感。通过使用多个不同值的电容，可以在宽频率范围内提供低交流阻抗。
图11. 不同电容器在宽频率范围内的阻抗及其并联连接后的结果阻抗

图11展示了这一背景。大容量电容器在低频范围内具有低阻抗和较低的自谐振频率（SRF），而小容量电容器的SRF在高频范围内。这取决于等效串联电阻（ESR）和等效串联电感（ESL）。多个电容的良好组合可在宽频率范围内实现低阻抗。如图11中的Cparallel曲线所示。约60 MHz处的阻抗增加（即出现的缺口）是由于缺少相应的电容值。如果存在100 nF和10 nF之间的值，Cparallel曲线就不会增加。

如前所述，电源和接地平面可以代表一个电容，确保在高频下具有低阻抗。因此，良好的板层堆叠设计可以将所需的低电容值电容器数量降至最少。

放置电容器的一般规则：

• 将值最小的电容器尽可能靠近器件放置，以最小化走线的感应影响。这对小容量电容器特别重要，因为走线的感应影响不再可以忽略不计。
• 将值最小的电容器尽可能靠近器件的电源引脚/电源走线放置。
• 将电容器焊盘直接通过过孔连接到接地平面。使用两到三个过孔，以获得与接地的低阻抗连接。如果到器件接地引脚的距离足够短，可以直接连接。
• 确保信号必须沿着电容器流动。

去耦或旁路电容必须提供电流的高频成分。例如，对于高级驾驶辅助系统（ADAS），相机电流在活动和空白期间之间波动。因此，旁路电容必须处理由于时钟周期内不均匀电流引起的波纹，处理负载瞬变，并过滤可能导致高速信号被破坏的任何噪声。并联电容器用于提供宽带低阻抗。

2.5 走线、过孔和其他PCB组件

走线中的直角会导致更多的辐射。在拐角区域电容增加，特性阻抗发生变化。这种阻抗变化会导致反射。

• 避免走线中的直角弯曲，尽量用两个45°的角来布线。为了最小化阻抗变化，最好的布线是圆弯（见图13）。
• 将高速信号（例如时钟信号）与低速信号分开，并将数字信号与模拟信号分开；再次强调，布局很重要。
• 为了尽量减少不仅在一层上两个信号之间的串扰，还要减少相邻层之间的串扰，应该相互垂直地布线。

使用过孔在大多数布线中是必不可少的，但设计人员在使用时必须小心。过孔会增加额外的电感和电容，并由于特性阻抗的变化而产生反射。过孔也会增加走线长度。

• 避免在差分走线上使用过孔。如果无法避免，在两个走线上都使用过孔，或者在另一条走线上进行延迟补偿。
  图14说明了过孔的另一个问题——回路面积。设计人员必须确保回流电流能够理想地在信号走线的下方（旁边）流动。实现这一目标的一个好方法是在信号过孔周围增加一些接地过孔。这类似于同轴线结构。如果新层与参考平面之间有不同的距离，需要注意，因为这会由于阻抗变化而导致反射。图15展示了如果需要多个过孔时，良好的过孔布置如何避免回路面积。
  
  图15：由于错误的过孔布置，特别是在总线信号的情况下，接地平面中可能会出现缝隙。此外，当过孔放置在错误的方向时，回流电流可能会形成一个回路面积。左侧显示了三种不同的布线方式。右侧，一些走线被遮盖以查看回流电流（绿色走线）的流动方式。
  

在图16中，可以看到一个四层堆叠。信号从第一层切换到第二层。过孔贯穿所有四层。因此，我们得到一个没有终端的开放端传输线结构，从而产生100%的反射。由于支线的长度，还会产生延迟。最糟糕的情况是，第二层上的两个信号（原始信号→红色和反射信号→灰色）有180°的相位偏移，从而相互抵消。相位偏移是由于支线长度引起的延迟。时间延迟是支线长度的两倍除以信号速度。为避免这个问题，使用盲孔或埋孔。

走线和使用过孔的建议：

• 在具有受控阻抗和快速上升时间的走线上，不要使用直角弯曲。
• 在相邻层上垂直布线，以避免耦合。
• 为了最小化串扰，两条走线之间的距离应约为走线宽度的2到3倍。
• 差分走线应尽可能靠近布线，以获得高耦合系数。这样，受影响的噪声将是共模噪声，对于差分输入级来说不会成为问题。
• 在没有必要时，不要在敏感信号的走线上使用过孔。
• 当更改层时，要注意回流电流。在信号过孔周围使用接地过孔，确保回流电流能够尽可能靠近信号流动（见图14）。
• 不要通过紧密放置的过孔创建缝隙，例如在接地平面中（见图15）。
• 考虑由过孔产生的支线。如果有必要，使用盲孔或埋孔（见图16）。

微带线走线实现的走线可能存在较高的串扰，并不建议用于高速数字系统。带状线走线天生具有零串扰，并能最大限度地减少电磁干扰/电磁兼容性问题（更多信息请参阅《FPD-Link III SerDes的EMC/EMI系统设计和测试方法论(SLYT719)》）。带状线走线需要使用过孔，因为走线必须埋在PCB内部。过孔在路径中确实会带来一些寄生电感，但好消息是，通过适当设计的过孔可以控制阻抗，避免信号线上的任何反射。然而，在得出过孔是好的结论之前，需要考虑另一种情况，即PCB过孔完全穿过印制电路板的情况。如果走线连接在过孔的一端，另一端留下支线。这种支线在时域反射图中看起来像一个电容，并可能产生共振现象。在四分之一波长频率处，开放端的支线看起来像一个短路，并产生传输的空洞。因此，设计师必须在PCB制造后从背面钻孔来修剪悬空的过孔支线。

2.6 时钟分配

图17显示了四种可能的时钟分配电路。图17a中的问题是分支处的巨大反射和到设备的不同走线长度。由于延迟，系统可能无法正常工作。为了避免分支处的反射，请不要使用它们（见图17b）。从一个设备到另一个设备按链路路由信号，并实现适当的终端。在延迟方面要特别小心。在高速环境中，可能会出现这样的情况：从设备A发送到设备B的数据在时钟信号到达设备B时已经过时。如图17c所示，星形连接是最小化延迟的良好解决方案。时钟驱动器用于将时钟信号分配给不同的设备。为了最小化时延差，每个时钟信号应使用相同的走线长度。图17d展示了复杂系统的解决方案。一个主时钟馈送多个时钟驱动器。再次强调，为了达到低时延差，实现延迟时间补偿并使用适当的终端以避免反射是必要的。

• 在时钟分配布局中要小心走线长度。考虑每条走线的延迟。最好的解决方案是使用相同长度路由这些信号。
• 避免使用分支以减少反射。使用时钟驱动器将信号分配给每个设备，并考虑适当的终端。

3. 总结

这份文档介绍了PCB设计的基础知识，这是一个复杂的主题。然而，本文介绍的规则可以帮助设计者创建合适的PCB设计。设计者必须处理的信号频率越高，PCB设计就会变得越复杂。复杂的PCB设计需要深厚的知识、经验和仿真工具。然而，并不总是必须尽可能地缩短走线长度，尽可能将差分信号靠近，或尽可能避免串扰。这取决于走线上的信号特性。基本上，设计者必须了解电路中哪些部分是敏感的，或者反射问题可能发生的地方。凭借这些知识，可以进行设备的良好布局。因为在高速设计中，布局是如此重要，设计者应始终牢记这一点以及回流电流的影响。