Verilog之同步状态机

1、使用同步时序逻辑设计的必要性


2、状态机的结构
2.1 Mealy状态机与Moore状态机

3、状态机的多种设计方法
同一个状态机的多种设计方式：采用Gray编码的状态机设计，采用独热编码的状态机设计，把输出直接指定为状态码设计 ，两段式状态机设计等。
以如下状态转移图设计状态机为例：
（1）采用Gray编码的状态机设计

module fsm_1(clk,rst_n,A,K1,K2)
input clk,rst_n,A;
output K1,K2;
reg [1:0] state ;
reg K1,K2;

parameter idle = 2'b00, start = 2'b01, stop = 2'b10, clear = 2'b11;

always @(posedge clk)
begin
	if(!rst_n)
		begin
		state <= idle; 
		K1 <= 0;K2 <= 0;
		end
	else 
		begin
			case(state)
				idle:begin 
						if(!rst_n) 
							begin
							state <= idle;
							K1 <= 0;K2 <= 0;
							end
						else if(A)
							begin
							state <= sta