FPGA工程师笔试面试题（三）

1、 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

4、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

6、卡诺图写出逻辑表达式（威盛VIA 2003.11.06 上海笔试试题）

7、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

8、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）

9、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
10、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

11、画出Y=A*B+C的cmos电路图。（科广试题）

12、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

13、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）