PLL基本原理

数字IC中常用PLL（Phase Locked Loop，锁相环）以实现时钟倍频，通过灵活切换时钟倍频以提升性能或降低功耗。

PLL主要由晶振、相位比较器（Phase Detector）、电压控制振荡器组成（VCO）。晶振提供稳定的参考时钟，相位比较器将比较输入的参考时钟与VCO输出信号的相位差。当相位差不等于 2nπ时，相位比较器输出非零电压，经过滤波器处理后，作为控制电压输入VCO。VCO根据此控制电压调节其输出频率，最终输出倍频后的时钟信号。

调节过程中，随着VCO输出信号频率的提高，相位比较器输出至VCO的控制电压越来越大，从而控制VCO的输出频率提升至设定的倍频值并保持稳定，最终实现时钟倍频。