什么是PLL, PLL的作用

PLL是phase locked loop的缩写,中文译作锁相环。按照架构来分可分为模拟,数字,数模混合型锁相环。按照环路传函可分为一阶,二阶,三阶,高阶锁相环。按照其他分类方式可以分为整数型PLL和小数型PLL,电荷泵型和非电荷泵型PLL,LC VCO(压控振荡器)和ring-VCO 锁相环,等等。PLL的作用主要有频率合成和CDR(时钟数据恢复)。
频率合成是指PLL反馈时钟和输入参考时钟锁定,由于在反馈回来中加入了分频电路,所以VCO可以产生是输入参考时钟倍数的时钟。分频电路如果是整数分频,VCO的输出时钟就是参考时钟的整数,如果是小数分频,输出时钟理论上来说可以是任意频率的时钟。
利用PLL实现CDR有两种方法,一是将数据作为PLL的输入信号,环路锁定在输入信号的边沿上以恢复出对数据重新采样的时钟;二是PLL产生多相位的时钟,对输入数据进行过采样,利用数字电路判断数据边沿,最终产生对数据重新采样的时钟。
提供PLL方面经典参考书:RAZAVI《模拟CMOS集成电路设计》部分章节;BEST《phase-locked loop》,Gardner《phase-locked loop》。 


作用其实就是两点

1. 产生参考时钟的整数倍频率

2. 和参考时钟同步

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