DDR动态存储器

DDR：在一个时钟周期内，上升沿和下降沿都做一次数据采样，这样400MHz的主频可以实现800Mbps的数据传输速率。
RAM：断电丢失数据，随时读写，速度很快
ROM：断电不会丢失数据，只能读
SRAM：静态随机存储器。速度快，不必配合内存刷新电路，但集成度低，功耗较大。
DRAM：只能将数据保持很短的时间，DRAM使用电容存储，隔一段时间刷新一次，如果存储单元没有被刷新，存储信息就会丢失。必须刷新，后米娜衍生出DDR、DDR2、DDR3、DDR4。200-400Mbps
DDR SDARM：2.5v工作电压，2bit预读，双数据率同步动态随机存储的简称，为第二代SDRAM标准，常见标准有DDR 266、DDR 333、DDR 400。DDR266工作频率133MHz。
SDRAM：允许在时钟脉冲的上升沿和下降沿传输数据，不需要提高时钟频率就能实现双倍的SDRAM速度。
DDR2 SDARM：1.8v工作电压，4bit预读，240线接口，采取上升/下降沿同时进行数据传输的基本方式，拥有两倍于上一代DDR内存预读取能力(4bit)，常见的频率规范有DDR2 400\533\667\800\1066\1333，总线频率533MHz的DDR2内存只需要133MHz的工作频率。400-800Mbps
DDR3 SDRAM：1.5v工作电压，240线接口，支持8bit预读，只需要133MHz的工作频率可实现1066MHz的总线频率。常见频率有DDR3 800\1066\1333\1600\1866\2133。800-2133Mbps
DDR4：1.2v工作电压，16bit预取机制，内核频率下理论速度是DDR3的两倍。1600-3200Mbps

DDR：
VTT为地址线、控制线等信息提供上拉电源，上拉电阻是50欧左右，VTT提供电流。
DDR的接收器是一个比较器
Prefetch预存取，Prefetch=8n，相当于一个IO都有一个宽度为8的buffer，DDR时钟800MHz，data rate 是1600Mbps，由于buffer的存在，DDR内部时钟只需要200MHz就可。
DDR内部的最小存储单元1bit：晶体管+电容
SSTL：针对SDRAM接口。SSTL_3是3.3v标准,SSTL_2是2.5V标准，SSTL_18是1.8V标准，SSTL_15是1.5V。
VDD芯片主电源输入1.2v
VDDQ，DQ先号线电源供电1.2v
DRAM激活电压2.5v
VREFCA 控制/命令/地址信号参考电平
ZQ阻抗匹配

pin：
一对时钟线CK和CKn
数据线DQ0~DQ7共8位。
一对差分对DQS和DQSn
地址线A0~A15，其中，A10和A12有特殊用途。
行选中信号RASn
列选中信号CASn
写使能Wen
片选CSn
Bank选择BA0~2
一个Reset信号，该功能将使DDR3达到最节省电力的目的
ZQ，ZQ引脚放置一个240Ω±1%的高精度电阻到地
ODT，主要作用在于调整 I/O 接口端的电压，来补偿上拉与下拉电阻值， 从而调整DQS 与 DQ 之间的同步确保信号的完整与可靠性
Bank：一个bank中有若干个Array（相当于一个表单），选中行地址和列地址，表单中的一个单元格被选中，一个单元格就是一个bit。
Burst：突发访问
DQS：在一个时钟周期内准确区分每个传输周期，用于接收方接收数据，是数据的同步信号

原文链接：https://blog.csdn.net/AirCity123/article/details/103658204