硬件设计-DDR4内存设计
1.颗粒说明
- 将存储空降分成两块,分别为 BANK GROUP0 和 BANK GROUP1 ,再用1根地址线表示,也就是 BG ;
- 将每一个BANK GROUP 分成4个BANK小区域,分别为 BANK0 、BANK1、BANK2、BANK3 ,并使用两根地址线对其编码;
- 剩余的17根地址线,留下1根表示行地址使能信号;在第一次传输时 ,行地址使能,剩下16根地址线,在第二次传输时 ,行地址禁用,剩下16根地址线,留10根作为列地址线,剩下6根用来表示读写状态/刷新状态等复用功能。
- DDR的电源又可分为三类:
主电源VDD和VDDQ。
主电源的要求是VDDQ=VDD=1.2V。
VDDQ是给IO buffer供电的电源,VDD则是DDR的core power supply。一般使用中都是吧VDDQ和VDD合成一个电源使用,在SODIMM上则只有VDD引脚,内存条上可能有一些电路,也可能没有。
参考电源Vref。
参考电源Vref要求跟随VDDQ,并且Vref=VDDQ/2,这个电压既可以使用电源芯片,也可以使用电阻分压的方式得到。
Vref电流较小,在几个mA几十mA之间。一般采用电阻分压的方式,分压电阻在10010K之间均可,需要1%精度的电阻。Vref的每个管教上需要加10nF的电容滤波,并且每个分压电阻上也并联一个电容较好。
匹配电压VTT(Tracking Termination Voltage)
VTT为匹配电阻上拉到的电源,VTT=VDDQ/2。
DDR的设计中,有些用不到VTT;但如果使用VTT,VTT的电流要求是比较大的,因此需要专门的电源芯片来满足要求,并且会放一些uF级别储能电容。
激活电压VPP(DRAM Activating Power Supply)
VPP一般为2.5V。
VPP激活电压,必须要同时或者早于VDD,电压值也要全时间段都高于VDD。 - DDR时钟CK_N/P为差分走线,一般使用终端并联100欧姆的匹配方式,差分走线差分对控制阻抗为差分100欧姆,单端50欧姆。
DDR4的工作时钟依赖于DDR controller的input,一般也即CPU或者交换芯片。 - DQS(data strobe)信号相当于数据信号的参考时钟,它在走线时需要保持和CLK信号保持等长,每8bit数据信号对应一组DQS信号。
DQS信号在走线时需要与同组的DQS信号保持等长,控制单端50欧姆的阻抗。
JEDEC组织发布的DDR4内存白皮书里的Command Table,详细记载了DDR4内存会用到的命令以及各引脚的电平信号、地址信息。其中有几个命令是内存时序会用到的基础命令。 - Refresh=REF,刷新命令,内存为易失性储存器,每隔一段时间就需要对内存里的电容器进行充电,以维持电平信号的电势,这个步骤就叫刷新。
- Precharge=PRE,预充电命令,当内存即将要对内存的某行进行读写时,就会对该行的cell单元进行激活和预充电,这个步骤就叫预充电。
- Activate=ACT,激活命令,内存cell在未进行读写时多数处于休眠状态,当要进行读写时,就会先激活再预充电,这个步骤就叫激活。
- Write=WR,写入命令,对内存的某行、某列地址进行数据写入,BLx、BCx是写入队列的长度,具体取决于处理器PHY接口对内存控制器的命令要求。
- Read=RD,读取命令,对内存的某行、某列地址进行数据读取,BLx、BCx是写入队列的长度,具体取决于处理器PHY接口对内存控制器的命令要求。
2.TDQS的理解
3. 封装说明
3. 地址信号mirror