【verilog-语法】编译命令（ compiler directives ）

已于 2024-05-09 21:09:59 修改
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分类专栏： Verilog设计 文章标签： verilog语法
于 2024-05-07 23:18:16 首次发布
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一、前言

编译器指令的范围是从它的出现的点延伸到处理的所有文件，直到另一个编译器指令取代它或处理结束。编所有的编译命令都有重音符 " ` "引出。在IEEE std1364-2005中共介绍了19条编译命令，这19条命令又可分为11组命令进行独立或组合使用。本文将对这些编译命令进行介绍。

二、编译命令

2.1 `resetall

使用格式：`resetall

当编译过程中遇到`resetall编译器指令时，所有编译器指令都会设置为默认值。 `resetall指令对于确保只有编译特定源文件所需的指令处于活动状态非常有用。

建议的用法是将 `resetall 放在每个源文本文件的开头，紧接着是源文件中所需的编译指令。

在模块或 UDP 声明中指定 `resetall 指令是非法的。

2.2 `default_nettype

使用格式：`default_nettype none/wand/···

指令`default_nettype控制为隐式网络声明创建的网络类型。 它只能在模块定义之外使用。 允许使用多个`default_nettype指令,代码中按照最新的`default_nettype指令执行。 当不存在`default_nettype指令或者有指定`esetall指令时，隐式网络的类型为“wire”。 当`default_nettype设置为“none”时，所有网络都应显式声明。 如果未显式声明网络，则会生成错误。`default_nettype的语法如下：

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