【数字设计】华为海思/消费者ＢＧ_笔试面试题目分享

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笔试

华为海思数字芯片的知识点覆盖较全，考查形式而言，全部都是单选和不定项选择，具体题目如下
单选
怎么通过（parent?）访问父类成员
时钟门控技术可以降低静态功耗吗
同一个PLL产生的时钟一定是同步时钟吗
Moore和mealy差异
乒乓buffer的作用
什么会影响最高工作频率
violation允许在异步打拍的第一级吗
fork join执行的规则逻辑（顺序）
同步时钟的定义
静态时序分析可以验证异步电路时序吗
hole time违例可以通过减少组合逻辑消除吗
SV调用$write可以自动在输出后换行吗
SV定义一个logic的变量可以表示Z和X态吗
异步乒乓buffer，地址编码用独热编码，异步fifo用二进制编码对吗？
不定项选择
verilog中属于4态数据类型的有什么
基于fpga和asis在设计中的差异有什么？
A时钟复位 B上下电 C频率clock Dmemory控制
异步电路的处理方式有什么？
A多bit格雷码 B多bitDMUX C乒乓buffer D打三拍
DFT一般增加的电路有什么？
A.JTAG B.BIST C.SCAN D.MBIST
always的时序和过程描述语句与initial相同吗？
快时钟域到慢时钟域的同步方式有什么？
A.DMUX B.双向握手 C.打三拍 D.异步fifo
多bit异步总线处理方式有什么？
A.DMUX B.寄存器打拍 C.异步fifo D.格雷码转换

一面

先问的成绩学校
解释ＡＭＢＡ总线中的Four-beat/eight-beat/16-beat
异步ＦＩＦＯ的空满信号是如何产生的
代码撕的序列检测电路1101

module SequenceDetector(
  input clk,
  input rst_n,
  input data_in,
  output reg detection
);

parameter IDLE = 2'b00;
parameter S1 = 2'b01;
parameter S2 = 2'b10;
parameter S3 = 2'b11;

reg [1:0] state;
reg [3:0] shift_reg;

always @(posedge clk or negedge rst_n) begin
  if (!rst_n) begin
    state <= IDLE;
    shift_reg <= 4'b0;
  end else begin
    case (state)
      IDLE:
        if (data_in)
          state <= S1;
      S1:
        if (data_in)
          state <= S1;
        else
          state <= S2;
      S2:
        if (data_in)
          state <= S3;
        else
          state <= S2;
      S3:
        state <= IDLE;
    endcase
  end
end

always @(posedge clk) begin
  if (state == S3)
    shift_reg <= {shift_reg[2:0], data_in};
  else
    shift_reg <= 4'b0;
end

assign detection = (shift_reg == 4'b1101);

endmodule

二面

一面未通过，结束在一面上