Design Compiler的设计对象——元件和实例的区别

Design Compiler的设计对象——元件和实例的区别

1. 什么是综合？

综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL级的电路转换到门级的过程；Design Compiler是Synopsys公司用于做电路综合的核心工具，它可以方便地将HDL语言描述的电路转换到基于工艺库的门级网表。

综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。

如图上图所示，综合主要包括三个阶段：转换(translation)、映射(mapping) 与优化(optimization)。综合工具首先将HDL的描述转换成一个与工艺独立(technology-independent)的RTL级网表(网表中RTL模块通过连线互联)，然后根据具体指定的工艺库，将RTL级网表映射到工艺库上，成为一个门级网表，最后再根据设计者施加的诸如延时、面积方面的约束条件，对门级网表进行优化。

2. 综合的不同层次

设计的不同的抽象层次如上图所示，随着抽象层次的升高，设计者对于最终硬件（门和触发器）的控制能力越来越小。设计者可以在上述的三个层次用HDL语言描述他的设计，根据HDL语言描述的层次的高低，综合也相应的可以分为逻辑级综合，RTL级综合以及行为级综合。

3. DC中命名规则

上图是一个Verilog描述的设计实例，里面包含了我们所要讨论的几种设计对象。这些对象也是今后DC命令的操作对象。Verilog描述的各个模块可以称之为设计(Design)，里面包含时钟(Clock)，他的输入输出称为端口(Port)，模块中的互连线是线网(Net)，内部引用的元件称为引用(Reference)，引用的实例称为单元(Cell)，引用单元的内部端口是管脚(Pin)。
其中值得注意的是DC识别Clock不是通过HDL的书面表达，而是要通过设计者施加一定的约束来区分的。