上拉电阻 下拉电阻 拉电流 灌电流

(一)上拉电阻的使用场合:
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平 (一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2、OC门电路必须加上拉电阻,才能使用。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰(MOS器件为高输入阻抗,极容易引入外界干扰)。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

(二)上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大:电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小:电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。
(三)对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。
2. 下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。
3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

(四)下拉电阻的设定的原则和上拉电阻是一样的。
OC门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。选上拉电阻时: 500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V即可。当输出高电平时,忽略管子的漏电流,两输入口需200uA :200uA x15K=3V即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值,再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列。
设计时管子的漏电流不可忽略,IO口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)
上拉电阻:将某输出电位点采用电阻与电源VDD相连的电阻。因为输出端可以是具有内阻的电压源,由于上拉电阻与VDD连接,利用该电阻的分压原理(一般上拉电阻比输出端内阻大得多,至于该阻值的大小见上拉电阻的选取原则),从而将输出端电位拉高。
1,如果电平用OC(集电极开路,TTL)或OD(漏极开路,COMS)输出,那么不用上拉电阻是不能工作的, 这个很容易理解,管子没有电源就不能输出高电平了。
2,如果输出电流比较大,输出的电平就会降低(电路中已经有了一个上拉电阻,但是电阻太大,压降太高),就可以用上拉电阻提供电流分量, 把电平“拉高”。(就是并一个电阻在IC内部的上拉电阻上, 让它的压降小一点)。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。
需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC延时) 一般CMOS门电路输出不能给它悬空,都是接上拉电阻设定成高电平。 下拉电阻:和上拉电阻的原理差不多,只是拉到GND去而已,那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。
上拉电阻的工作原理电路图
在这里插入图片描述
如上图所示,上部的一个Bias Resaitor 电阻因为是接地,因而叫做下拉电阻,意思是将电路节点A的电平向低方向(地)拉;同样,图中下部的一个Bias Resaitor 电阻因为接电源(正),因而叫做上拉电阻,意思是将电路节点A的电平向高方向(电源正)拉。当然,许多电路中上拉电阻和下拉电阻中间的那个12k电阻是没有的或者是看不到的。 上图是RS-485/RS-422总线上的,可以一下子认识上拉电阻和下拉电阻的意思。但许多电路只有一个上拉电阻或下拉电阻,而且实际中,还是上拉电阻的为多。

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在数字电路中不用的输入脚都要接固定电平,通过1k电阻接高电平或接地。
1、定义:上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理!
上拉是对器件注入电流,下拉是输出电流;
弱强只是上拉电阻的阻值不同,没有什么严格区分 ;
对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。
2、为什么要使用拉电阻: 一般作单键触发使用时,如果IC本身没有内接电阻,为了使单键维持在不被触发的状态或是触发后回到原状态,必须在IC外部另接一电阻。 数字电路有三种状态:高电平、低电平、和高阻状态,有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!
3、 一般说的是I/O端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似于一个三极管的C,当C接通过一个电阻和电源连接在一起的时候,该电阻成为上C拉电阻,也就是说,如果该端口正常时为高电平,C通过一个电阻和地连接在一起的时候,该电阻称为下拉电阻,使该端口平时为低电平,作用吗: 比如:当一个接有上拉电阻的端口设为输如状态时,他的常态就为高电平,用于检测低电平的输入。
4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流,下拉电阻是用来吸收电流的,也就是灌电流。

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拉电流与灌电流
1、概念
拉电流和灌电流是衡量电路输出驱动能力(注意:拉、灌都是对输出端而言的,所以是驱动能力)的参数,这种说法一般用在数字电路中。
这里首先要说明,芯片手册中的拉、灌电流是一个参数值,是芯片在实际电路中允许输出端拉、灌电流的上限值(允许最大值)。而下面要讲的这个概念是电路中的实际值。
由于数字电路的输出只有高、低(0,1)两种电平值,高电平输出时,一般是输出端对负载提供电流,其提供电流的数值叫“拉电流”;低电平输出时,一般是输出端要吸收负载的电流,其吸收电流的数值叫“灌(入)电流”。
对于输入电流的器件而言:灌入电流和吸收电流都是输入的,灌入电流是被动的,吸收电流是主动的。
如果外部电流通过芯片引脚向芯片内‘流入’称为灌电流(被灌入);反之如果内部电流通过芯片引脚从芯片内‘流出’称为拉电流(被拉出)
2、为什么能够衡量输出驱动能力
当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高。由三极管输出特性曲线也可以看出,灌电流越大,饱和压降越大,低电平越大。
然而,逻辑门的低电平是有一定限制的,它有一个最大值UOLMAX。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOLMAX ≤0.4~0.5V。所以,灌电流有一个上限。

  当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流。拉电流越大,输出端的高电平就越低。这是因为输出级三极管是有内阻的,内阻上的电压降会使输出电压下降。拉电流越大,输出端的高电平越低。

然而,逻辑门的高电平是有一定限制的,它有一个最小值UOHMIN。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOHMIN ≥2.4V。所以,拉电流也有一个上限。

  可见,输出端的拉电流和灌电流都有一个上限,否则高电平输出时,拉电流会使输出电平低于UOHMIN;低电平输出时,灌电流会使输出电平高于UOLMAX。所以,拉电流与灌电流反映了输出驱动能力。(芯片的拉、灌电流参数值越大,意味着该芯片可以接更多的负载,因为,例如灌电流是负载给的,负载越多,被灌入的电流越大)。
  由于高电平输入电流很小,在微安级,一般可以不必考虑,低电平电流较大,在毫安级。所以,往往低电平的灌电流不超标就不会有问题。用扇出系数来说明逻辑门来驱动同类门的能力,扇出系数No是低电平最大输出电流和低电平最大输入电流的比值。

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 在集成电路中, 吸电流、拉电流输出和灌电流输出是一个很重要的概念。
 拉即泄,主动输出电流,是从输出口输出电流。
 灌即充,被动输入电流,是从输出端口流入。
 吸则是主动吸入电流,是从输入端口流入。
吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动的,从芯片输入端流入的叫吸收电流。灌入电流是被动的,从输出端流入的叫灌入电流。
拉电流是数字电路输出高电平给负载提供的输出电流,灌电流时输出低电平是外部给数字电路的输入电流,它们实际就是输入、输出电流能力。

吸收电流是对输入端(输入端吸入)而言的;而拉电流(输出端流出)和灌电流(输出端被灌入)是相对输出端而言的。

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给一个直观解释:
在这里插入图片描述

图中PB0输出0,LED会亮,PB0的电流方向是流向PB0也就是灌电流了;而PB1要输出1,LED会亮,PB1的电流方向是从PB1流出,也就是拉电流了。

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在实际电路中灌电流是由后面所接的逻辑门输入低电平电流汇集在一起而灌入前面逻辑门的输出端所形成,读者参阅图18-2-3自明。显然它的测试电路应该如图18-2-4(b)所示,输入端所加的逻辑电平是保证输出端能够获得低电平,只不过灌电流是通过接向电源的一只电位器而获得的,调节的电位器可改变灌电流的大小,输出低电平的电压值也将随之变化。
在这里插入图片描述
(a) 灌电流负载 (b) 拉电流负载
图18-2-3 灌电流与放电流示意图

在这里插入图片描述

(a) 灌电流负载特性曲线 (b) 测试电路
图18-2-4 灌电流负载特性曲线及测试电路
当输出低电平的电压值随着灌电流的增加而增加到输出低电平最大值时,即uOL=UOLMAX时所对应的灌电流值定义为输出低电平电流的量大值IOLMAX。
不同系列的逻辑电路,同一系列中不同的型号的集成电路,国家标准中对输出低电平电流的最大值IOLMAX的规范值的规定往往是不同的。比较常用的数值如下
TTL系列 IOLMAX=16mA
LSTTL74系列 IOLMAX=8mA
LSTTL54系列 IOLMAX=4mA
扇出系数NO是描述集成电路带负载能力的参数,它的定义式如下:
NO= IOLMAX / IILMAX
其中IOLMAX为最大允许灌电流,IILMAX是一个负载门灌入本级的电流。
No越大,说明门的负载能力越强。一般产品规定要求No≥8。
在决定扇出系数时,正确计算电流值是重要的,对于图18-2-3而言,后面所接的逻辑门的输入端有并联的情况。当输出为低电平时,后面逻辑门输入端流出的IIL,因有R1的限流作用,与并联端头数无关。但是,当输出为高电平时,电流的方向改变为流进输入端,后面逻辑门输入级的多发射极三极管相当有两个三极管并联。流入的IIH就要加倍,与并联端头数有关。对于图18-2-3,NOL=2,而NOH=3,输出低电平和输出高电平两种情况下,扇出系数可能是不同的。由于IIL的数值比IIH的数值要大很多,对于集成电路来说矛盾的主要方面在低电平扇出系数。所以,一般我们只需要考虑低电平扇出系数就可以了。

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