组合逻辑&时序逻辑 组合逻辑的实现时序逻辑的实现 组合逻辑的实现 ①always @(电平敏感列表) 模块中信号被定义成reg型,实际是wire型 ②assign描述的赋值语句 信号被定义成wire类型 时序逻辑的实现 ①always @(posedge clk) begin…end 时序逻辑always块中定义的reg型信号都会被综合成reg(寄存器)