FPGA 学习之路：verilog学习第二天

FPGA 学习之路：verilog学习第二天

今天用Quartus II 12.1的64位系统来学习，写了最简单1个与门语句，编译通过了，有点小兴奋。

module First(a,b,c);
input a;
input b;
output c;
assign c=a&b;
endmodule

虽然很简单，万事开头难，这是开了个好头。

之前用Quartus II 12.1 的32位系统，怎么编译都出现了调用器件错误，完全没有头绪，在网上参考了一个说用bin64下的 sys cpt.dll覆盖bin下的sys cpt.dll可以，结果直接导致了32位系统不可用，只能用64位系统来学习了。

现在想想可能是我使用的win10 64位系统的缘故，导致Quartus II 12.1 的32位系统工作不正常，因祸得福。

今天还学习了引脚分配pin planner界面和功能，在Device and Pin Options对于没有用的管脚作为三态输入处理 As input tri-stated处理。

还学习了在Tools–Programmer里的Jtag的加载界面，接下来该学习把sof文件加载到FPGA里面去。