verilog 逻辑综合
最新推荐文章于 2023-03-25 16:08:09 发布
逻辑综合是将设计的高层次描述转化为门级网表的过程,考虑时序、面积、可测试性和功耗等约束。通过有限状态自动机实现状态转移,并进行RTL描述,选择工艺库,设定设计约束,然后进行综合优化,最终验证并进行版图设计,以制造IC芯片。
摘要由CSDN通过智能技术生成