vivado综合时错误 [Synth 8-3438]

[Synth 8-3438]

[Synth 8-3438] module ‘ddr3_core’ declared at ‘D:/…/project_1/project_1.runs/synth_1/.Xil/Vivado-8976-DESKTOP-4HPT5B1/realtime/ddr3_core_stub.v:5’ does not have any parameter ‘tcq’ used as named parameter override [“D:/…/ddr3/ddr3_top.vhd”:824]

[Synth 8 - 3438]模块“ddr3_core”宣称“D: / …/ project_1 / project_1.runs / synth_1 / .Xil vivado - 8976 -桌面- 4 - hpt5b1 /实时/ ddr3_core_stub.v: 5 '没有任何参数的tcq用作命名参数覆盖(“D: / … / src / ddr3 / ddr3_top.vhd”:824]（划词翻译）

xilin技术支持

https://china.xilinx.com/support/answers/60133.html

按照上述方法，加载ddr3时，分别以OOC和Global模式加载ddr3_core，都会出现以上错误。根据错误提示，“ddr3_core”向…/ddr3_core_stub.v的声明中没有任何“tcq”参数被用于参数覆盖 ddr3_top.vhd”:824]…

vivado在OOC模式下生成IP文件会出<ip_name>_stub.v和<ip_name>_stub.vhdl。在global模式不会输出这两个文件，这两个文件作用一致，都是让第三方综合工具把该IP核当作黑盒子处理。


里面就是一些接口信息，选择一个使用即可，问题描述说是ddr3_top.vhd中没有参数覆盖，ddr3_top.vhd下面例化了ddr3_core，都是VHDL开发，而该工程target language为Verilog，通常来说，VHDL核Verilog可混合综合，我将target language给为VHDL，该条错误不再提示。

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