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文章平均质量分 53
我不吃辣条
这个作者很懒,什么都没留下…
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UPF具体实现思路
影响芯片功耗的两个重要因素是芯片的工作时钟频率和工作电压,因此系统层级最有效的低功耗设计手段是电源管理,电源管理通过控制芯片的供电电源和时钟有效的降低系统工作功耗。在 CPU 的低功耗设计方面,目前业界主要使用的电源管理方案是功耗管理技术(PM)、 动态电压频率调整技术(DFVS) 和自适应电压调节技术(AVS)。功耗来源:所以,对于电路的每一次开关变化,无论是由高电平变化为低电平还是由低电平变化位高电平,电路都会因为开关电流消耗固定为C V L DD 2 的能量。在芯片中,电路的开关活动并不是每时每刻都在原创 2022-07-08 17:41:53 · 2919 阅读 · 0 评论 -
SDRAM 控制器设计基本完结
项目可以拓展的地方:1、接口为AXI2、接口为AXI与AXI DMA 交互2、优化读写时序,使得SDRAM输出效率最大;总结:项目不足:没有进行效率的优化,无地址映射,无外接交互接口,功能单一;注意:读写模块和自刷新模块的跳转时候数据的输出与输入是否有效进入FIFO中(建议把FIFO中的数据看一遍,不能只看物理模型的端口数据),总体框图:实现功能:读写256个数据步骤:1、给写入信号,FIFO中数据满256后进行一次读操作,2、读信号,当读FIFO中能够储存数据大于256个就进行读,原创 2022-04-26 00:28:20 · 711 阅读 · 1 评论 -
异步FIFO 疑难点
异步fifo 非二的整数次方;怎么进行跨时钟域处理?格雷码的性质:1、相邻两个数只有一个BIT不同;2、去掉首位相同个数的位数后剩下的数仍满足相邻数只有一个bit不同,包括绕回;这里就可以用来对设计深度不满足2的n次方的fifo做文章了;假设设计深度为28的fifo那么我们不用格雷码需要5bit表示地址,用格雷码需要6bit表示地址;那么我们截取6bit表示地址的中间2*28=56个地址;相当于去掉头尾2^5-28=4个地址;在拿深度为5的fifo举例;2^3-5=3;去掉头尾3个地址;用格雷码可原创 2022-04-19 01:27:18 · 2000 阅读 · 1 评论 -
SDRAM controller read and write 读写模块
SDRAM controller read模块1、看下读SDRAM执行的的大体过程:再次回顾以下SDRAM命令:注意NOTE部分(重要)!回顾读相关时序:(不懂可以查看数据手册)1、读数据有效延迟2、读相关操作a、连续进行Burst读b、sigle读记录一下调试过程:1、行地址为Z,报错;猜测原因应该是在给激活命令的时候ROW地址没和它在一个周期,具体时序可以查看手册;...原创 2022-04-17 18:57:55 · 352 阅读 · 0 评论 -
SDRAM contreoller控制器自刷新模块
sdram controller 自刷新模块首先明白为什么SDRAM需要自刷新模块,数据断电易失性,所以需要不断刷新来保持数据的有效性。其次刷新周期为多少如下图所示:64ms/8192=7.8us=390CLK,即执行刷新命令时,至多需要间隔这么多个周期。最后刷新时序如下所示:1、送A0-A12给物理地址端口,送precharge命令到物理命令端口;2、等待20ns(一个CLK)送AUTOREFRESH命令到物理命令端口;3、根据时序图要执行两个自刷新命令,但是实际可以只执行一个也没问题;原创 2022-04-11 22:49:57 · 808 阅读 · 0 评论 -
sdram controller 初始化
sdram controller 初始化首先对SDRAM进行初始化,可以阅读其芯片手册,初始化时序如下:初始化命令时序以及后面读写命令时序如下所示:可以看到1、上电和时钟稳定需要至少100us,这里设置为200us;2、预充电(所有bank),时间TRP;3、自刷新,时间TRC;4、自刷新,时间TRC;5、模式寄存器配置,时间一个CLK;上述1-5阶段都具有相应的命令编码,相应的命令编码如下所示:在进行模式寄存器配置时,sdram接口的物理地址充当的是模式寄存器的值,如下所示:原创 2022-04-11 19:44:38 · 403 阅读 · 1 评论 -
一些数字IC小项目
待整理的小项目,APB_IIS verdi仿真环境模块除法器,奇偶分频,异步FIFO,RX,TX,每个模块都进行了验证,包括寄存器功能AXI_DMA Verdi环境AXI4_FULL ,AXI4_LITE,AXI4_STREAM;在Verdi中TB过准备进行原型验证apb_uart verdirx ,tx ,baud ratetb过...原创 2022-04-06 01:08:41 · 1935 阅读 · 0 评论