DDR3
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我不吃辣条
这个作者很懒,什么都没留下…
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DDR3 功能测试记录
4、记录一下遇到某个不知名的bug,当bank队列同时遇到读写时怎么办,之前的代码有问题,但是不影响DDR读写时序,现在重新修改了下代码;1、先把全部数据存进fifo后在写入DDR。这里的代码某个写任务会遇到刷新请求。2、边存到fifo边写入到DDR。3、在写状态时遇到刷新请求。4、在读状态时遇到刷新请求。...原创 2022-07-28 09:03:08 · 695 阅读 · 0 评论 -
DDR controller 验证平台以及功能测试用例
DDR controller 验证平台以及功能测试用例验证点:(1)DDR3协议验证1、上电初始化和模式寄存器配置是否成功2、刷新操作是否完成3、进入、退出自刷新模式是否成功为了降低内存在无读写操作时的功耗, 同时能够保存数据, 控制器发送自刷新命令使内存进入自刷新状态。 内存在进入自刷新模式之前处于空闲状态, 在内存时钟上升沿, cke 信号从高电平变为低电平,此时 cs_n、 ras_n、 cas_n保持低电平, we_n 信号保持高电平, 满足进入自刷新状态条件。在时钟上升沿 cke 从低原创 2022-07-05 11:41:20 · 2015 阅读 · 0 评论 -
DDR3 controller 之储存器介绍
DDR3 SDRAM 接口信号:特别重要,物理层的时序转化就得跟着它来;DDR3操作流程:DDR3 SDRAM 操作流程如图所示,是 DDR3 颗粒内部单个 Bank 的状态机命令跳转过程。由于 DRAM电容充放电读写数据的关系,每一个命令之间的跳转必须满足特定的时间参数,对DDR3 颗粒的读写就是要玩转这些时间参数,使 DDR3 颗粒内部的状态机运行起来。下图的实线箭头代表了状态之间通过命令使能进行跳转,虚线箭头代表状态机自动跳转。可以看到, DDR3 SDRAM 首先要经过上电复位和初始化过程,这原创 2022-07-04 20:14:16 · 2287 阅读 · 0 评论 -
DDR controller控制器之AXI接口模块设计
1、设计方案该模块是AXI接口与DDR3控制器的访问接口,属于AXI slave。主机AXI master通过发送对应的读写地址和对应的读写数据,这些地址和数据通过异步FIFO缓存模块进行跨时钟域的处理和起到提高总线访问带宽的作用。axi接口模块将写命令通道的写地址(row、bank、col)、axi_awburst、axi_awsize、axi_awlength、axi_awid、读写标志拼接成一个数据帧存到AW_FIFO中;将读命令通道的读地址(row、bank、col)、axi_arsize、ax原创 2022-07-04 11:09:24 · 3573 阅读 · 0 评论 -
dd3控制器总体设计
一、设计指标:1、axi接口频率为50mhz、ddr controller控制器频率为100mhz、DDR3 SDRAM频率为400mhz。2、axi接口数据为128bit,恰好能够在SDRAM的一个周期内写完。3、支持可变突发长度传输(1-256),4、支持单个主机读操作outstangding功能5、支持axi字节掩码操作,6、支持DDR3 BL8传输特性、不支持BC4传输、7、支持异步和同步FIFO作为跨时钟域处理单元和换冲单元、8、支持DDR PHY作为串并转换、二、系统框图:1、原创 2022-07-04 09:08:43 · 955 阅读 · 3 评论 -
DDR3控制器 1;
DDR3 CONTROLLER 测试当awfifo写满后awready不会拉高,当wfifo写满后wready也不会拉高;测试点2:axi 对arfifo写满,写满后无法写入;这里可以ARFIFO的虚满信号对outstanding的个数进行配置测试点3:在axi的写地址队列,或者写数据队列中插入axi的读地址队列;在axi的读地址队列中插入写地址队列。测试点4:这里是采用轮询机制对AWFIFO和ARFIFO进行取数据到bank队列中。AWF......原创 2022-06-25 15:21:37 · 827 阅读 · 0 评论 -
DDR3 CONTROLLER-PHY物理层
DDR3 PHY:主要是用来实现串并转换,以及将controller的命令按照一定时序要求输出到DDR;controller构架:1、控制器频率100mhz;DDR3工作频率400mhz;传输速率800mhz;2、AXI接口32bit,突发长度 8;DDR3使用容量为2048Mbit模型文件,数据宽度16bit;3、具有一定的指令优化功能(暂时没写到那),这里很大;4、PHY文件使用XLINX串并转换原语,将一次储存的128bit数据分为8次,每次16bit传输出去;使用并串语句将DDR每次的16原创 2022-05-24 15:17:11 · 4524 阅读 · 1 评论 -
DDR3文献阅读
状态跳转图:储存器命令真值表:时序参数分析:DDR PHY:**原创 2022-05-04 23:59:20 · 227 阅读 · 0 评论 -
DDR3相关概念
1、BL8 突发长度理解一下概念:突发传输: 在通信领域中一般指在短时间内进行相对高带宽的数据传输。Burst(突发): 是指在同一行中相邻的存储单元连续进行数据传输的方式。BL突发长度: 连续传输的周期数就是突发长度。在突发传输的模式下,多个数据单元(相当于一个数据块)来传送,从而提高传输效率。BL8: 突发长度为8,app_addr必须是8对齐的地址,比如数据宽度Data Width为32,每次读写数据的长度为8*32=256bit。2、MIG时钟和DDR3时钟例如IP核 中配置如下:原创 2022-04-30 09:21:39 · 6110 阅读 · 0 评论 -
DDR模式寄存器
mode register模式寄存器(MR0-MR3)用于定义DDR3sdram的各种可编程操作模式。在初始化过程中,模式寄存器通过模式寄存器设置(MRS)命令进行编程,并保留存储的信息(MR0[8]除外,即自清除),直到重新编程,重置#下降,设备断电。可以通过重新执行MRS命令来更改模式寄存器的内容。即使用户只想修改模式寄存器变量的一个子集,在发出MRS命令时也必须编程所有变量。如果正确执行,重新编程模式寄存器将不会改变内存数组的内容。只有当所有bank空闲且处于预充状态(满足tRP且未进行数据爆发原创 2022-04-29 20:43:31 · 5213 阅读 · 0 评论