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RSS订阅原创 二、E203 RISCV SOC linux Pattern仿真环境搭建
E203 RISCV SOC在linux如何进行仿真，使用IDE先产生pattern，然后再使用VCS pattern
2023-01-17 15:07:04
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原创 xilinx SDK 2018.3 undefined reference to `f_mount'
在进行vavido 2018.3 软件进行ZYNQ芯片 SD卡读写测试时，遇到一个问题：undefined reference to `f_mount’，未找到该函数的定义。添加了ff.h头文件但是还是有问题操作过程：SDK Properties -> C/C++ Build -> Settings -> gcc linker -> ARM v7 gcc linker...
2020-01-23 09:32:23
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原创 2020届大疆FPGA开发工程笔试题概要
首先，昨天刚做完大疆笔试题。总的来说，非常的难，比其他公司的题大概难上百分之50。第二，大疆的题目不仅仅包括FPGA开发流程，还包括IC设计后端即芯片测试和芯片设计，还有systemverilog以及C语言编程。第三，往年别人写的都是经验之谈，不是假的。我就是因为没相信导致部分原题变种没有做出来，比如CPU启动过程。再说一句笔试前批比后批简单。个人观点。大概的题目有：1、是FP...
2019-08-07 09:38:14
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原创 Verilog描述锁存器与触发器
需要注意的地方有四点：1、关于锁存器与触发器在原理上的不同点，以及代码的不同点2、关于高电平有效与低电平有效之前的区别3、理解实现复位与实现D触发器之间的区别4、理解同步与异步之间的区别锁存器代码编写 Module D_latch(d,clk,q); Input d; Input lck; Output reg q...
2019-08-03 11:12:09
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原创 关于FPGA时序分析的总结
首先在整个时序分析里最重要的两个概念就是建立裕量与保持裕量.简单的解释就是时钟上升沿来临之前数据建立稳定的时间长度以及上升沿来临之后数据保持稳定的时间长度。在整个时序约束中都是为了保证建立裕量与保持裕量大于零。建立与保持裕量的计算涉及到诸多公式，以建立裕量为例，建立裕量等于数据开始锁存时间减去数据初启动时间，也就是是等于第一个数据启动时间开始算，到数据在时钟上升沿的建立时间之前的这段时间也就是数...
2019-07-11 19:33:01
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原创 基于quartus的FPGA实际开发流程
前言：在写这篇文章之前，大量的查找FPGA的开发流程资料。感觉网络上的开发流程书写都是复制粘贴，没有任何的实质性的实践流程，都是泛泛而谈，有思想却很空洞。现在我总结一下使用quartus软件进行FPGA开发流程的介绍，另外本人是高校在读生，只从在读生的角度看待问题。我认为的开发流程：首先是确定完成的思路框架，其中重点包括需要达到什么功能，选择什么芯片及工具，划分为几个模块进行。在这个工程开始...
2019-07-08 10:43:26
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原创 quartus软件中FIFO配置过程
FIFO的配置过程介绍1、建立FIFO2、建立一个新的3、找到FIFO选择Verilog hdl 并命名。4、然后到了设置界面这里包括：位宽设置为16，深度设置为1024，选择输入时钟与输出时钟不同。然后，选择默认5、然后选择输出的信号第三页(第二页默认)，因为这是同步FIFO即读写频率一致，所以不需要考虑是否处在数据溢出或者空的情况，只需要设置足够的FIFO深度即可。...
2019-07-07 15:10:53
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原创 关于FIFO的深度计算
1、FIFO深度计算例如（对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ ）参考网址：https://blog.csdn.net/times_poem/article/details/51917648首先要确实FIFO的应用场景并且最终要保证在最极端的情况下，仍不是发生溢出以及空数据的情况。如果数据...
2019-07-07 15:04:14
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debussy下载与安装教程
2020-10-03
modelsim_ref.pdf
2020-09-11
华为Tcl培训教程.PDF
2020-09-11
基于quartus的FPGA开发全过流程操作.docx
2019-07-11
空空如也
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