Cadence
乾巽
不负韶华,只争朝夕
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【Cadence】Virtuoso@LayoutXL 差分电路版图同步修改
对于差分电路,器件和部分走线通常是对称的,只需要画一半,另一半通过镜像操作完成。因此,需要对差分电路进行同步的修改,保证电路的差分对称性和正确的连接关系。然而,通常版图会经过多次修改,修改的部分可能在镜像的时候被遗漏。左边画了金属块,右边也出现了同步出现了金属块。进入group会有同步复制的提示。原创 2024-02-27 21:48:00 · 458 阅读 · 0 评论 -
【Cadence】任务栏卡住点了没反应(xfce4-panel)
原因是xfce4-panel 进程卡住了,先杀进程再重开。原创 2024-01-25 15:38:19 · 425 阅读 · 0 评论 -
【Cadence】sprobe的使用
说明:Z1代表sprobe往left看,Z2代表sprobe往right看。这里通过sprobe测试输入阻抗,可以通过port来验证。实验目的:通过sprobe测试电路中某个节点的阻抗。顺便给出了I0.Z1=0,即port的阻抗。可以看到ZM1=I0.Z2。原创 2024-01-10 11:35:35 · 554 阅读 · 0 评论 -
【Cadence】Calculator计算sp的3dB带宽
下面演示如何在Cadence计算s参数(如增益)的3dB带宽。cross函数可以计算经过y轴给定值对应的x坐标。edge number选择1是经过的第一个点。将两个横坐标相减即可。原创 2023-09-01 19:15:37 · 1107 阅读 · 0 评论 -
【Cadence】差分管噪声贡献差别很大的可能原因
电磁仿真存在交叉,不对称,中心抽头不是理想的交流地,如果直接通过一个引线电感(这里是1nH),会存在共模噪声。需要通过在片上接上去耦电容(这里2pF),抑制共模噪声。这里二者都是11.8%,同时端口贡献从40.13% to 44.56%举例:M2 M3是一对差分管,噪声贡献差别很大。但在实际电磁仿真后,一个17.6%,一个5.6%理想电感下二者贡献相同,原创 2023-08-22 18:53:28 · 199 阅读 · 0 评论 -
【Cadence】解决Layout不在格点上的DRC错误(0.005um)
grid must be an integer multiple of 0.005 um原创 2023-05-03 17:47:56 · 1565 阅读 · 1 评论 -
【Cadence】 ADS Dynamic Link使用教程
在Cadence617上使用ADS Dynamic Link原创 2023-04-16 14:01:14 · 1439 阅读 · 0 评论