FPGA笔记2——跨时钟域同步信号方法

亚稳态

触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间（如图1所示）。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 （Metastability）。
　
　在异步设计中，完全避免亚稳态是不可能的。因此，设计的基本思路应该是：首先尽可能减少出现亚稳态的可能性，其次是尽可能减少出现亚稳态并给系统带来危害的可能性。以下是根据实际工作总结出来的几种同步策略。

1. 双锁存器法

为了避免进入亚稳态，应当使参数MTBF尽可能大。通常采用的方法是双锁存器法，即在一个信号进入另一个时钟域之前，将该信号用两个锁存器连续锁存两次（如图3所示）。理论研究表明这种设计可以将出现亚稳态的几率降低到一个很小的程度，但这种方法同时带来了对输入信号的一级延时，需要在设计时钟的时候加以注意。

对于上面的双锁存器法，如果a_clk的频率比b_clk的频率高，将可能出现因为dat变化太快，而使b_clk无法采样的问题。即在信号从快时钟域向慢时钟域过渡的时候，如果信号变化太快，慢时钟将可能无法对该信号进行正确的采样，所以在使用双锁存器法的时候，应该使原始信号保持足够长的时间，以便另一个时钟域的锁存器可以正确地对其进行采样。

2.结绳法

由于双锁存器法在快时钟域向慢时钟域过渡中可能存在采样失效的问题，我们引入了一种安全的跨时钟域的方法：结绳法。结绳法适合任何时钟域的过渡（clk1，clk2的频率和相位关系可以任意选定），如图4所示。

图4中的_clk1表示该信号属于clk1时钟域，_clk2的信号表示该信号属于clk2时钟域。在两次src_req_clk1之间被src_vld_clk1结绳（Pluse2Toggle）。将src_vld—clk1用双锁存器同步以后，该信号转换为dst_req_clk2（Toggle2Pluse）。同理，用dst_vld_clk2将dat_req_clk2结绳，dst_vld_clk2表明在clk2时钟域中，src_dat_clk1已经可以进行正确的采样了。最后将dst_vld_clk2转换为dst_ack_clk1（Synchronizer and Toggle2Pluse）。dst_ack_clk表明src_dat_clk1已经被clk2正确采样了，此后clk1时钟域就可以安全地传输下一个数据了。可以看出，结绳法的关键是将信号结绳以后，使其保持足够长的时间，以便另一个时钟可以正确采样。图5描述了结绳法的具体实现，主要包括3个基本单元：Pluse2Toggle、Synchronizer和Toggle2Pluse。

结束语

本文主要把FPGA异步时钟设计中产生的问题，原因以及解决问题所采用的同步策略做了详细的分析。其中双锁存器法比较适用于只有少数信号跨时钟域；结绳法比较适用快时钟域向慢时钟过渡的情况。所以，在实际的应用中，应根据自身设计的特点选择适当的同步策略