FPGA
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我是苏~格~拉
水硕在读,课题方向FPGA、嵌入式机器视觉。
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菜鸡凯的秋招记录
截止2021年9月21日,中秋不曾想到菜鸡凯也能有一天有机会、有资格、有信心来写一篇秋招记录来记录自己过去两个月的收获。简单做一下自我介绍:菜鸡凯 97年出生,硕士某211,学校排名大概100,专业控制工程。本科某末流双非,学校排名全国大概500到600之间,专业自动化。硕士课题研究包括嵌入式、FPGA和机器视觉,主要做的课题就两个:一个是嵌入式环境监测单片机做的,另一个是工件检测,用FPGA、matlab做图像处理。学习成绩非常一般,六级没过,本科较差找工作期间长期处于自卑状态。截止9月16日,按照原创 2021-10-10 19:24:53 · 938 阅读 · 2 评论 -
FPGA 功耗
FPGA 功耗的组成FPGA在正常工作中,其消耗的总功耗由器件的静态功耗、动态功耗和IO功耗构成。静态功耗也叫待机功耗(standby power),是芯片处于上电状态,但是内部电路没有工作(也就是内部电路没有翻转)时消耗的功耗;动态功耗是指由于内部电路翻转所消耗的功耗;IO功耗是IO翻转时,对外部负载电容进行充放电所消耗的功耗。如下式:总功耗=静态功耗+动态功耗+IO功耗静态功耗主要是晶体管的漏电流引起 ,由源极到漏极的漏电流以及栅极到衬底的漏电流组成 ;动态功耗主要由电容充放电引起 ,转载 2021-08-23 20:36:23 · 4602 阅读 · 1 评论 -
STA(静态时序分析)总结
STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是:1、帮助分析和验证一个FPGA设计的时序是否符合要求;2、指导fitter(布线综合器)布局布线出符合要求的结果;简单地说,静态时序分析(STA)告诉我们电路的实际表现如何,而提供约束(SDC文件,即上面的要求)来告诉分析工具我们希望电路的表现应该是怎样。Quartus II自带的STA工具TimeQuest TA在整个FPGA设计过程中的使用流程如下图所示:简转载 2021-08-23 18:20:02 · 2434 阅读 · 0 评论 -
AMBA总线概述——AHB、APB、AXI
参考:https://blog.csdn.net/burningCky/article/details/109630018一、AMBA概述概念:AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构AHB (Advanced High-performance Bus) 高级高性能总线ASB (Advanced System Bus) 高级系统总线APB (Advanced Peripheral Bus) 高级外围总线AXI (Adv转载 2021-08-21 17:04:09 · 4345 阅读 · 0 评论 -
单bit信号跨时钟域
单bit信号跨时钟域1.电平同步器单bit信号跨时钟域最为简单的方法就是通过寄存器打两拍进行同步,也就是所谓的电平同步器。给出电路图:为了使同步器正常工作,从原时钟传来的信号应该先通过原时钟上的一个触发器,以消除所带的毛刺,而后不经过任何组合逻辑,进行打两拍,这一要求非常重要,因为同步器的第一级触发器对组合逻辑所产生的毛刺非常敏感,一旦毛刺满足条件时序要求时,会给同步时钟送出虚假的信号。本质来说,电平同步器是用来降低跨时钟域时可能产生的亚稳态。根据上述电路,信号在两个同步时钟周期以后,便可以成为新转载 2021-08-19 15:31:07 · 888 阅读 · 0 评论 -
面试——FPGA总结1
1、寄存器、锁存器和触发器:(1)寄存器:边沿触发的存储单元,在上升或下降沿数据变化,一个周期里只能变化一次。寄存器:一般是边沿触发的触发器,在时序电路中寄存器的作用就是只在时钟的边沿有效传输data(满足建立时间和保持时间使得数据是稳定被采得)。在实际的数字系统中,通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能,因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码,所以把n个触发器的时钟端口连接起来就能够构成一个存储n位二进制码的寄存器。(2)原创 2021-08-12 17:10:19 · 1783 阅读 · 0 评论 -
面试——异步FIFO详解
1、异步FIFO简介及其原理FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据。异步FIFO 是指读写时钟不一致,读写时钟是互相独立的。1.1 用途用途1: 跨时钟域:异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟,多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FIFO是这个问题的一转载 2021-08-11 20:29:28 · 12218 阅读 · 12 评论 -
笔记——尤老师讲笔试
1.Function内部不能使用时间延迟,也不能使用@这种事件触发,只能实现一些组合逻辑运算,也不能调用task。task可以有时间延迟,function不可以用时间延迟。2.以下不是串行总线的是:A、SDIO B、SPIC、IISD、AHBSDIO用于SD卡接口传输总线,CMD、4bitdata clk串行的;SPI用于adc、dac读出写入接口或者一些芯片控制寄存器接口,或者SPI flash分为3线制和4线制,sdi sdo cs clkIIS用于传输音频,比如一些音频DAC都是I原创 2021-07-31 20:44:58 · 333 阅读 · 1 评论 -
FPGA笔记——Testbench
笔记8、Testbench设计Testbench搭建步骤:(1)对被测试设计的顶层接口进行例化;(2)给被测试设计的输入接口添加激励;(3)判断被测试设计的输出响应是否满足设计要求。Testbench中的例化应该把input转化为reg,因为待测试设计的输入值是由Testbench决定的。相应的output就应该转换为wire,因为待测试设计的输出值不是由Testbench决定的。inout端口在例化中也是一个wire类型,在Testbench中和RTL代码设计中使用是一样的。流水灯Testbe原创 2021-07-08 11:21:33 · 868 阅读 · 0 评论 -
FPGA笔记——跨时钟域处理
FPGA跨时钟域处理参考文章1:https://blog.csdn.net/baidu_25816669/article/details/103817314参考文章2:http://dengkanwen.com/238.html跨时钟域问题1.跨时钟域若一个电路launch时钟和capture时钟不是同一个时钟,就是跨时钟域电路若两个时钟是同步时钟就是同步时钟域若两个时钟是异步时钟就是异步时钟域lanch时钟为CLKA,capture时钟为CLKB,该电路为典型的跨时钟域的例子。跨时钟例转载 2021-06-26 12:06:31 · 1732 阅读 · 0 评论 -
FPGA笔记——同步复位,异步复位
在FPGA逻辑编写时,经常会用到复位操作,那究竟是用同步复位了,还是异步复位了?这两者究竟有什么区别了?同步复位:复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位操作异步复位:不受时钟影响,只要复位信号有效,就会进行复位。同步复位与异步复位的比较如下表所示:1、同步复位:下面是一个简单的同步复位逻辑module zhaungtaiji( clk, reset, cnt, out_cnt);input clk;input reset;input转载 2021-06-24 17:23:30 · 1090 阅读 · 0 评论 -
AXI 协议部分接口说明
M_AXI_MM2S:与PS的AXI SLAVE连接,用于PL读入PS数据M_AXI_S2MM:与PS的AXI SLAVE连接,用于PL向PS写入数据M_AXIS_MM2S:axi_dma模块的读接口,将数据从PS送入PLS_AXIS_S2MM:axi_dma模块的写接口,将数据从PL发送给PSS_AXI_LITE:用于与PS端的AXI Master连接,接收PS的控制指令,执行DMA写入或者DMA接收mm2s_introut:完成一次数据从PS送入PL的Transfer后产生的中断信号,连接PS原创 2021-05-21 22:02:54 · 2129 阅读 · 0 评论 -
FPGA笔记2——跨时钟域同步信号方法
亚稳态触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说,建立时间就是在时钟上升沿到来之前,触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后,触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内,输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化,输出结果将是不可知的,即亚稳态 (Metastability)转载 2021-04-08 19:28:20 · 1418 阅读 · 0 评论